زمان نشست و نرخ چرخش، یکی از پارامترهای مهم در آپ‌امپ‌های فیدبک‌دار است. در این مقاله زمان نشست و نرخ چرخش در تقویت‌کننده دوطبقه تمام تفاضلی CMOS با جبران‌سازی کسکود مورد تحلیل قرار می‌گیرد. ویژگی تحلیل ارائه‌شده آن است که رفتار ترانزیستورها پس از اعمال پله در ورودی به طور دقیق‌تر مورد بررسی قرار می‌گیرد و نشان داده می‌شود که زمان نشست و همچنین نرخ چرخش به اندازه پله ورودی وابستگی دارد. تحلیل انجام‌شده می‌تواند برای طراحی و محاسبات دستی در مدارهای مجتمع مفید واقع شود. همچنین جهت بررسی اعتبار و دقت تحلیل ارائه‌شده، شبیه‌سازی‌های مختلفی انجام شده که تطابق عالی بین مدل تحلیلی ارائه‌شده و نتایج شبیه‌سازی را نشان می‌دهد. تفاصيل المقالة

در یک ADC با توان کم و سرعت بالا، مقایسه‌کننده‌های دینامیکی با توان کم و سرعت بالا از نیازهای ضروری می‌باشد. این مقاله تحلیلی از ملاحظات تاخیر انتشار، سرعت، و توان مصرفی مقایسه‌کننده را ارائه می‌کند و عبارات تحلیلی مورد نظر تجزیه و تحلیل می‌شوند. با استفاده از معادلات ریاضی، می‌توان طراحی مقایسه‌کننده‌ها را درک نمود. بر اساس تحلیل ارائه شده، یک مقایسه‌کننده دینامیکی جدید با اصلاح مدار مقایسه‌کننده دو دنباله برای سرعت بالا و توان کم در ولتاژهای تغذیه کم بدون پیچیدگی طراحی مدار پیشنهاد شده است که منجر به کاهش قابل‌توجه در زمان تاخیر و در نتیجه افزایش سرعت می‌شود. نتایج شبیه‌سازی در فناوری CMOS 0.18 میکرومتری نتایج تجزیه و تحلیل را اثبات می‌کند و نشان داده شده که مقایسه‌کننده دو دنباله پیشنهادی توان مصرفی را کاهش داده و سرعت را افزایش می‌دهد. نتایج شبیه‌سازی نشان می‌دهد که مقایسه‌کننده پیشنهادی تا فرکانس 5/2 گیگاهرتز با تاخیر 69 پیکوثانیه کار می‌کند و حدود 329 میکرووات را در ولتاژ تغذیه 2/1 ولت و انحراف استاندارد 8/7 میلی‌وات مصرف می‌کند. تفاصيل المقالة