زمان نشست و نرخ چرخش، یکی از پارامترهای مهم در آپ‌امپ‌های فیدبک‌دار است. در این مقاله زمان نشست و نرخ چرخش در تقویت‌کننده دوطبقه تمام تفاضلی CMOS با جبران‌سازی کسکود مورد تحلیل قرار می‌گیرد. ویژگی تحلیل ارائه‌شده آن است که رفتار ترانزیستورها پس از اعمال پله در ورودی به طور دقیق‌تر مورد بررسی قرار می‌گیرد و نشان داده می‌شود که زمان نشست و همچنین نرخ چرخش به اندازه پله ورودی وابستگی دارد. تحلیل انجام‌شده می‌تواند برای طراحی و محاسبات دستی در مدارهای مجتمع مفید واقع شود. همچنین جهت بررسی اعتبار و دقت تحلیل ارائه‌شده، شبیه‌سازی‌های مختلفی انجام شده که تطابق عالی بین مدل تحلیلی ارائه‌شده و نتایج شبیه‌سازی را نشان می‌دهد. تفاصيل المقالة

حلقه‌های قفل فاز (PLL) به طور گسترده در سیستم‌های مخابراتی مورد استفاده قرار می‏گیرند و از مهم‌ترین ویژگی‏های آنها می‏توان به مشخصات فرکانسی و زمان نشست اشاره نمود. در حلقه‏های قفل فاز، عوامل غیر خطی متعددی را می‏توان در نظر گرفت که یکی از آنها رفتار غیر خطی آشکارساز فاز می‏باشد. در واقع، حلقه‌های قفل فاز پمپ بار (CPPLL) به دلیل رفتار غیر خطی ایجادشده توسط پمپ بار، سیستم‌هایی غیر خطی‌اند. در یک پمپ بار ایده‌آل، جریان اعمالی ثابت است اما در عمل به علت اثرات غیر ایده‌آل ترانزیستور، ثابت نیست. در این مقاله با در نظر گرفتن اثر مدولاسیون طول کانال که ناشی از ولتاژ درین- سورس ترانزیستور ماسفت می‏باشد، مدل دقیق‌تری برای آشکارساز فاز در نظر گرفته شده است. با بررسی معادله دیفرانسیل غیر خطی حاکم بر سیستم و استفاده از تقریب پاسخ پله جهت تحلیل زمان گذرا، معادلات جدیدی برای زمان نشست و میزان بالازدگی به دست می‏آید. جهت بررسی اعتبار معادلات غیر خطی تعیین‌شده، شبیه‌سازی در سیمولینک متلب انجام شده است. همچنین برای ارزیابی بهتر روش پیشنهادی، عملکرد یک PLL که تحت تأثیر ولتاژ درین- سورس ترانزیستور است مورد شبیه‌سازی قرار گرفته و اثر پارامترهای مختلف حلقه از جمله مقاومت و جریان حلقه نیز بررسی شده است. نتایج نهایی، تطبیق مناسب بین روابط تحلیلی و نتایج شبیه‌سازی را نشان می‌دهد. تفاصيل المقالة

در یک ADC با توان کم و سرعت بالا، مقایسه‌کننده‌های دینامیکی با توان کم و سرعت بالا از نیازهای ضروری می‌باشد. این مقاله تحلیلی از ملاحظات تاخیر انتشار، سرعت، و توان مصرفی مقایسه‌کننده را ارائه می‌کند و عبارات تحلیلی مورد نظر تجزیه و تحلیل می‌شوند. با استفاده از معادلات ریاضی، می‌توان طراحی مقایسه‌کننده‌ها را درک نمود. بر اساس تحلیل ارائه شده، یک مقایسه‌کننده دینامیکی جدید با اصلاح مدار مقایسه‌کننده دو دنباله برای سرعت بالا و توان کم در ولتاژهای تغذیه کم بدون پیچیدگی طراحی مدار پیشنهاد شده است که منجر به کاهش قابل‌توجه در زمان تاخیر و در نتیجه افزایش سرعت می‌شود. نتایج شبیه‌سازی در فناوری CMOS 0.18 میکرومتری نتایج تجزیه و تحلیل را اثبات می‌کند و نشان داده شده که مقایسه‌کننده دو دنباله پیشنهادی توان مصرفی را کاهش داده و سرعت را افزایش می‌دهد. نتایج شبیه‌سازی نشان می‌دهد که مقایسه‌کننده پیشنهادی تا فرکانس 5/2 گیگاهرتز با تاخیر 69 پیکوثانیه کار می‌کند و حدود 329 میکرووات را در ولتاژ تغذیه 2/1 ولت و انحراف استاندارد 8/7 میلی‌وات مصرف می‌کند. تفاصيل المقالة