Implementation of Comparator with Four-Level Input and Three-level output Based on Carbon Nano Tube Field Effect Transistor Technology
Subject Areas : electrical and computer engineeringEbrahim Farahi Gonbari 1 , موسی یوسفی 2 , Khalil Monfaredi 3
1 - Faculty of Engineeing, Azarbaijan Shahid Madani University, Tabriz, IRAN
2 - Faculty of Engineeing, Azarbaijan Shahid Madani University, Tabriz, IRAN
3 - Faculty of Engineeing, Azarbaijan Shahid Madani University, Tabriz, IRAN
Keywords: Carbon nano tube field effect transistor, ternary logic, quaternary logic, comparator,
Abstract :
Due to the increase of processing data, processing systems should be designed to occupy less space. The enlargement of the processing systems has caused the growth of the data size, on the other hand, the problems of miniaturization of metal-oxide semiconductor field effect transistor MOSFET have faced many problems for the designers of processing circuits, the idea of replacing binary processing circuits with multi-valued level processing circuits. It reduces connections between systems and reduces space consumption. Because the implementation of multi-level processing circuits with MOSFET technology is very complicated and problematic, a suitable alternative for MOSFET is carbon nanotube field effect transistor (CNTFET) technology, which has many advantages such as the possibility of making transistors It has a different threshold voltage, which reduces design challenges in the implementation of multi-level systems. In this article, the structure of the transistor level of single-digit quaternary and multi-digit comparators is presented. Transistor level circuits are presented along with circuit techniques. The simulation results also show that the amount of propagation delay and power consumption in the single-digit quaternary comparator is 17.3 picoseconds and 4.59 microwatts, respectively, and the PDP index of this comparator is 79.2 aJ. All simulation results of proposed comparators in this article have been obtained using carbon nanotube field effect transistors and 32 nm technology in HSPICE software.
[1] S. A. Anjuli and A. Satjajit, "High-speed 64-bit CMOS binary comparator," International J. of Innovative Systems Design and Engineering, vol. 4, no. 2, pp. 45-58, 2013.
[2] S. Anand, "High-speed 64-bit binary comparator using two different logic styles," International J. of Computer Applications, vol. 975, no. 14, pp. 23-27, Apr. 2013.
[3] G. H. Zhang, C. C. Poon, and Y. T. Zhang, "Analysis of using inter pulse intervals to generate 128-bit biometric random binary sequences for securing wireless body sensor networks," IEEE Trans. on Information Technology in Biomedicine, vol. 16, no. 1, pp. 176-182, 2011.
[4] S. A. Hosseini and S. Etezadi, "A novel very low-complexity multi-valued logic comparator in nanoelectronics," Circuits, Systems, and Signal Processing, vol. 39, no. 1, pp. 223-244, Jan. 2020.
[5] H. Yoo and C. H. Kim, "Multi-valued logic system: new opportunities from emerging materials and devices," J. of Materials Chemistry C, vol. 9, no. 12, pp. 4092-4104, 2021.
[6] A. Heung and H. T. Mouftah, "Depletion/enhancement CMOS for a lower power family of three-valued logic circuits," IEEE J. Solid-State Circuits, vol. 20, no. 2, pp. 609-616, Apr. 1985.
[7] S. K. Sinha and S. Chaudhury, "Advantage of CNTFET characteristics over MOSFET to reduce leakage power," in Proc. IEEE 2nd Int. Conf. Devices Circuits and Systems, ICDCS'14, 5 pp., Coimbatore, India, 6-8 Mar. 2014.
[8] J. Appenzeller, "Carbon nanotubes for high-performance electronics progress and prospect," Proceedings of the IEEE, vol. 96, no. 2, pp. 201-211, Feb. 2008.
[9] س. س. موسوی، م. یوسفی و خ. منفردی، "طراحی و شبیهسازی مبدل ترنری به باینری بهینهشده بر پایه ترانزیستورهای اثر میدان نانولوله کربنی،" پردازش سیگنال پیشرفته، جلد 4، شماره 2، صص. 301-291، آذر 1399.
[10] M. Yousefi, K. Monfaredi, and Z. Moradi, "Design and simulation of pseudo ternary adder based on CNTFET," AUT J. of Electrical Engineering, vol. 54, no. 2 (Special Issue), pp. 361-376, 2022.
[11] S. A. Hosseini and S. Etezadi, "A novel low-complexity and energy-efficient ternary full adder in nanoelectronics," Circuits, Systems, and Signal Processing, vol. 40, pp. 1314-1332, 2021.
[12] S. Lin, Y. B. Kim, and F. Lombardi, "CNTFET-based design of ternary logic gates and arithmetic circuits," IEEE Trans. Nanotechnology, vol. 10, no. 2, pp. 217-225, Mar. 2011.
[13] A. P. Dhande and V. T. Ingole, "Design and implementation of 2-bit ternary ALU slice," in Proc. Int. Conf. IEEE-Sci. Electron., Technol. Inf. Telecommun., vol. 17, Tunisia, 17-21 Mar. 2005.
[14] H. Taheri, A. Dabaghi Zarandi, and M. R. Reshadinezhad, "Design of a high performance CNTFET-based full adder cell applicable in: carry ripple, carry select and carry skip adders," Microelectron. Eng, vol. 215, Article ID: 110980, 15 Jul. 2019.
[15] R. A. Jaber, A. M. El-Hajj, A. Kassem, L. A. Nimri, and A. M. Haidar, "CNTFET-based designs of ternary half-adder using a novel 'decoderless' ternary multiplexer based on unary operators," Microelectron. J., vol. 96, Article ID: 104698, Feb. 2020.
[16] C. Vudadha, et al., "Design of CNFET based ternary comparator using grouping logic," in Proc. IEEE Faible Tension Faible Consommation, 4 pp., Paris, France, 6-8 Jun. 2012.
[17] M. Shahangian, S. A. Hosseini, and R. F. Mirzaee, "A universal method for designing multi-digit ternary to binary converter using CNTFET," J. of Circuits, Systems, and Computers, vol. 29, no. 12, Article ID: 2050196, 2020.
[18] H. N. Venkata, Ternary and Quaternary Logic to Binary Bit Conversion CMOS Integrated Circuit Design Using Multiple Input Floating Gate MOSFETs, LSU Master's Theses, 2002.
[19] S. A. Ebrahimi, M. R. Reshadinezhad, A. Bohlooli, and M. Shahsavari, "Efficient CNTFET-based design of quaternary logic gates and arithmetic circuit," Microelectron. J., vol. 53, pp. 156-166, Jul. 2016.
[20] D. A. Rich, "A survey of multivalued memories," IEEE Trans. Comput., vol. 35, no. 2, pp. 99-106, Feb. 1986.
[21] G. Malinowski, A Philosophy of Many-Valued Logic. The Third Logical Value and Beyond, the Golden Age of Polish Philosophy: Kazimierz Twardowski's Philosophical Legacy, pp. 81-92, 2009.
[22] A. Fathi, B. Mashoufi, and Z. Hejabri, "Low-power min/max architecture in 32 nm CNTFET technology for fuzzy applications based on a novel comparator," International J. of Nano Dimension, vol. 13, no. 2, pp. 235-243, Spring 2022.
[23] V. Sulochana, C. Venkataiah, S. Agrawal, and B. Singh, "Novel circuit model of multi-walled CNT bundle interconnects using multi-valued ternary logic," IETE J. of Research, vol. 69, no. 3, pp. 1328-1340, 2023.
[24] Y. Pendashteh and S. A. Hosseini, "Novel low-complexity and energy-efficient fuzzy min and max circuits in nanoelectronics," AEU-International J. of Electronics and Communications, vol. 138, Article ID: 153858, Aug. 2021.
[25] Stanford Nanoelectronics Lab., Downloads, Available online at: http://nano.stanford.edu/model.php?id=23.
[26] J. Deng and H. S. P. Wong, "A compact SPICE model for carbonnanotube field-effect transistors including nonidealities and its application-part i: model of the intrinsic channel region," IEEE Trans. Electron Device, vol. 54, no. 12, pp. 3186-3194, Dec. 2007.
[27] J. Deng and H. S. P. Wong, "A compact SPICE model for carbonnanotube field-effect transistors including nonidealities and its application-part ii: full device model and circuit performance benchmarking," IEEE Trans. Electron Device, vol. 54, no. 12, pp. 3195-3205, Dec. 2007.
نشریه مهندسی برق و مهندسی کامپیوتر ایران، الف- مهندسی برق، سال 21، شماره 4، زمستان 1402 295
مقاله پژوهشی
پیادهسازی مقایسهکننده با ورودی چهارسطحی و خروجی سهسطحی بر پایه تکنولوژی ترانزیستور اثر میدانی نانولوله کربنی
ابراهیم فرجی گنبری، موسی یوسفی و خلیل منفردی
چکیده: با توجه به بزرگشدن دادههای پردازشی، سیستمهای پردازشی باید طوری طراحی شوند که فضای کمتری را اشغال کنند. بزرگشدن سیستمهای پردازشی، باعث رشد اندازه دادهها شده و از طرفی مشکلات کوچکسازی ترانزیستورهای اثر میدانی فلز عایق نیمههادی طراحان مدارات پردازشی را با مشکلات عدیدهای مواجه کرده است. ایده جایگزینی مدارهای پردازشی باینری با مدارهای پردازشی چندسطحی باعث کاهش اتصالات بین سیستمها و فضای مصرفی میشود. چون پیادهسازی مدارهای پردازشی چندسطحی با تکنولوژی ترانزیستورهای اثر میدانی فلز عایق نیمههادی، بسیار پیچیده و مشکلآفرین است، جایگزین مناسب برای ترانزیستور اثر میدانی فلز عایق نیمههادی، فناوری ترانزیستورهای نانولوله کربنی است که مزایای بسیاری همانند امکان ساخت ترانزیستور با ولتاژ آستانه متفاوت دارد و چالشهای طراحی را در پیادهسازی سیستمهای چندسطحی کاهش میدهد. این مقاله، ساختار سطح ترانزیستوری مقایسهکنندههای چهارسطحی تکرقمی و چندرقمی و مدارهای سطح ترانزیستوری به همراه تکنیکهای مداری را ارائه میکند. نتایج شبیهسازی نیز نشان میدهند که مقدار تأخیر انتشار و توان مصرفی در مقایسهکننده تکرقمی چهارسطحی به ترتیب 3/17 پیکوثانیه و 59/4 میکرووات و شاخص PDP این مقایسهکننده 2/79 آتوژول است. همه نتایج شبیهسازی مقایسهکنندههای چهارسطحی در این مقاله با استفاده از ترانزیستورهای اثر میدانی نانولوله کربنی و تکنولوژی 32 نانومتر در نرمافزار HSPICE بهدست آمده است.
کلیدواژه: ترانزيستورهای اثر ميداني نانولوله كربني، منطق سهسطحی، منطق چهارسطحی، مقايسهكننده.
1- مقدمه
رشد روزافزون سیستمهای پردازشی الکترونیکی در تمام حوزههای زندگی بشر، باعث افزایش اندازه دادههای پردازشی شده که نیازمند سیستمهای پردازشی پرقدرت و پرسرعت است [1] تا [3]. با توجه به این رویکرد، محققان و طراحان مدارهای پردازشی به دنبال راهکارهایی جدید جهت بهبود عملکرد سیستمهای پردازشی موجود هستند که میتوان به رویکرد محققان به جایگزینی سیستمهای دیجیتال (باینری) با سیستمهای چندسطحی اشاره کرد [4] و [5].
همان طور که میدانیم عنصر اصلی سازنده سیستمهای پردازشی دیجیتال، ترانزیستور و در حال حاضر ترانزیستورهای 2MOSFET است که تکنولوژی غالب در این حوزه میباشد. با کاهش اندازه تکنولوژی MOSFET، برخی از مشکلات مانند اثرات کوانتومی، تونلزدن الکترون در دروازه و هزینه بالای لیتوگرافی در مقیاس نانو برای ترانزیستورهای MOSFET، محققان را ترغیب کرده تا فناوری 3CMOS را با تکنولوژی نانوالکترونیک جایگزین کنند [6]. فناوری ترانزیستورهای نانولوله کربنی 4(CNTFET) یکی از جایگزینهای مناسب است. در این ترانزیستورها با تغییر قطر نانولوله کربنی ولتاژ آستانه قابل تغییر است که این قابلیت را به طراحان مدارهای الکترونیکی میدهد تا در پیادهسازی مدارهای منطق چندسطحی5 با پیچیدگی کمتری مواجه باشند [7] و [8]. مطالعات زیادی برای طراحی منطق چندسطحی توسط ترانزیستورهای نانولولهکربنی انجام شده است؛ مانند طراحی مدارهای منطقی سهسطحی6، تمامجمعکنندههای سهسطحی [9] تا [11]، مولتیپلکسر سهسطحی [12]، مبدلهای باینری به سهسطحی چندرقمی [12] تا [14]، جمعکنندههای چهارسطحی [15] واحد محاسبه و منطق [16]، مقایسهکنندههای سهسطحی [15] و [16] و مقایسهکنندههای چهارسطحی [17] تا [19]. پس میتوان نتیجهگیری کرد که برای کاهش مسائل و مشکلات رشد اندازه دادههای پردازشی دیجیتالی میتوان از سیستمهای پردازشی چندسطحی استفاده کرد که پیادهسازی این مدارها با تکنولوژی ترانزیستورهای CNTFET پیچیدگی کمتری دارد [20] و [21]. در مرور کارهای قبل میتوان به مقاله فتحی اشاره کرد که در آن، طراحی یک مدار حداقل/ حداکثر کممصرف با استفاده از فناوری CNTFET ارائه شده است. با استفاده از این ساختار، مقایسهکننده دیجیتال پیادهسازی شده و یک پیکربندی با عملکرد بالا به دست آمده که به دلیل تعداد کم ترانزیستورها برای پیادهسازی آن، فضای کوچکی روی تراشه مصرف میکند. همچنین این مقایسهکننده را نیز میتوان گسترش داد تا بهعنوان یک سیستم 7WTA یا 8LTA عمل کند. مدارها در این گزارش، ابتدا با CMOS شبیهسازی شدند تا عملکرد صحیح آن را نشان دهند و سپس شبیهسازیها بر اساس فناوری CNTFET انجام شده است [22].
شکل 1: مقایسهکننده چهارسطحی تکرقمی.
شکل 2: بلوکهای داخلی مقایسهکننده تکرقمی چهارسطحی.
در [4] یک مقایسهکننده چندسطحی با پیچیدگی بسیار کم بر اساس ولتاژ چندآستانهای در CNTFET طراحی شده است. برای پیادهسازی تابع بزرگتر (تابع حداکثر) تنها از چهار ترانزیستور و به همین ترتیب برای پیادهسازی تابع کوچکتر (تابع حداقل) نیز از چهار ترانزیستور استفاده میشود. در این مقاله، گزارش پیادهسازی مقایسهکننده سهسطحی با خروجی باینری و چهارسطحی با خروجی باینری ارائه گردیده است.
در [23] مدار تابع حداقل و حداکثر فازی برای پیادهسازی نیمجمعکننده پیشنهاد شده و بهخاطر حذف میسر جریان مستقیم، بازده انرژی مدار بهتر شده است. در مدار پیشنهادی برای پیادهسازی نیمجمعکننده سهسطحی از 57 ترانزیستور CNTFET استفاده گردیده است.
در [16] طراحی مقایسهگر سهتایی بر اساس گیتهای منطقی سهگانه آمده که تکنیک ارائهشده برای بهینهسازی انرژی بهخاطر پیادهسازی مقایسهکننده مبتنی بر طراحی گیتهای منطقی سهتایی و باینری است. در [24] مدلسازی مداری و آنالیز منطق سهسطحی تحت تأثیر تغییرات دمایی ارائه گردیده است. مدل تحریک معکوسکننده سهسطحی استاندارد 9(STI) برای بهدستآوردن خروجی سهسطحی، استفاده و آنالیز وابستگی دمایی در دماهای مختلف 300، 400 و 500 کلوین انجام شده است. آنالیز وابستگی دمایی برای اتصالات مسی، 10MWCNT و 11SWCNT با حفاظ و بدون حفاظ انجام شده است.
برای پیادهسازی سیستم مقایسهکننده باینری از سه خروجی بهمنظور نشاندادن وضعیت مقایسه استفاده شده که هر کدام از خروجیها باینری هستند. در تشریح کارهای قبلی ارائهشده در این موضوع میتوان به [4] اشاره کرد که در آن، ساختار سطح ترانزیستوری مقایسهکننده چهارسطحی و سهسطحی گزارش شده است. در [4] ورودی مقایسهکننده در سطح سهسطحی یا چهارسطحی میباشد؛ در حالی که خروجی در مبنای دو است. برای پیادهسازی مقایسهکننده سهسطحی و چهارسطحی در سطح ترانزیستوری از 12 ترانزیستور استفاده شده است. نکته بسیار مهم، امکان تنظیم ولتاژ آستانه ترانریستورهای نانولوله کربنی است که این امکان را به طراح مدار میدهد تا مقایسهکننده را با تعداد بسیار کم بتواند پیادهسازی کند و در مقایسه با کارهای قبلی شرایط بهتری دارد. نکته قابل ذکر در این مقاله آن است که خروجیها در مبنای دو هستند؛ در حالی که مقایسهکننده چهارسطحی پیشنهادی دارای یک خروجی سهسطحی است.
جدول 1: جدول درستی مقایسهکننده چهارسطحی تکرقمی.
Qb | Tout | |||||
3 | 2 | 1 | 0 | |||
0 | 0 | 0 | 1 | 0 | Qa | |
0 | 0 | 1 | 2 | 1 | ||
0 | 1 | 2 | 2 | 2 | ||
1 | 2 | 2 | 2 | 3 |
در ادامه و در بخش 2، ساختار مقایسهکننده چهارسطحی تکرقمی و مقایسهکننده چندرقمی و روش گسترش تعداد ارقام ورودی مقایسهکننده شرح داده میشود. بخش 3، نتایج شبیهسازی مقایسهکننده چهارسطحی تکرقمی و چهاررقمی را ارائه میکند و نهایتاً در بخش 4 نتیجهگیری مقاله آمده است.
2- پیادهسازی مقایسهکننده تکبیتی چهارسطحی
همان طور که میدانیم مقایسهکننده دیجیتالی، دو ورودی را بررسی میکند و بعد از پردازش دادههای ورودی، نتیجه مقایسه را در خروجی نشان میدهد؛ به همین خاطر مقایسهکننده باینری 3 خروجی دارد که برای نشاندادن نتیجه مقایسه استفاده میشود؛ در حالی که میتوان نتیجه خروجی مقایسه در منطق سهسطحی را با یک خروجی سهسطحی نشان داد. لذا در این مقاله برای پیادهسازی مقایسهکننده، نتیجه مقایسه دو ورودی و چهارسطحی توسط یک خروجی سهسطحی نشان داده میشود. در شکل 1 نمایش بلوکی از مقایسهکننده چهارسطحی که هر دو ورودی و چهارسطحی و خروجی سهسطحی است، آمده است. اگر بخواهیم فرایند مقایسهکننده را بهصورت بلوکی نشان دهیم میتوان از شکل 2 استفاده کرد. در این مقایسهکننده، دو بلوک و استفاده شده و از بلوک برای بهدستآوردن نتیجه مقایسه دو ورودی در قالب توابع بزرگتر و کوچکتر استفاده شده است. در ادامه، بلوک بعدی ورودیهای و را به یک خروجی سهسطحی تبدیل میکند (مبدل دودویی به سهسطحی).
در جدول 1 تمام حالتهای ممکن برای ورودی و و نتیجه خروجی سهسطحی نشان داده شده و این طراحی بر اساس این قاعده است که اگر از بزرگتر باشد، خروجی و اگر از کوچکتر باشد و اگر باشد خروجی برابر خواهد بود.
برای پیادهسازی خروجیهای و از مدار سطح ترانزیستوری آمده در [20] استفاده شده است. شکل 3 مدار سطح ترانزیستوری بلوک مقایسهکننده تکرقمی چهارسطحی را نشان میدهد و همان طور که قابل مشاهده است، از دو مدار مجزا برای ایجاد خروجیهای توابع بزرگتر و کوچکتر استفاده شده است. عملکرد مدار به این صورت میباشد که به ازای مقادیر و ، اگر ولتاژ گره بزرگتر از ولت شود، در نتیجه ترانزیستور روشن شده و خروجی را به زمین وصل میکند و در غیر این صورت ترانزیستور روشن شده و خروجی به وصل میشود [4]. در این مدار دو خروجی بهدست میآید که یکی نشان میدهد ورودی از بزرگتر و دیگری نشان میدهد از کوچکتر است و برای بهدستآوردن خروجی نهایی بهصورت سهسطحی از مدار شکل 4 استفاده شده است. لذا با درنظرگرفتن وضعیت توابع و میتوان خروجی نهایی سهسطحی را بهدست آورد. در صورت اینکه برابر یک دودویی (همان
شکل 3: مدار مقایسهکننده تکرقمی چهارسطحی [4].
شکل 4: مدار بلوک 1U مبدل دودویی به سهسطحی.
سهسطحی یا ) باشد، خروجی نهایی سهسطحی برابر با یا همان سهسطحی خواهد شد و در صورتی که باشد، خروجی باید برابر با سهسطحی شود و در غیر این صورت، خروجی برابر با نصف ولتاژ منبع تغذیه یا مقدار منطق سهسطحی باید باشد. برای بررسی تمام وضعیتهای ممکن، جدول 2 را مشاهده کنید.
برای پیادهسازی سطح ترانزیستوری بلوک از مدار شکل 4 استفاده شده و با توجه به جدول 3 که وضعیت خروجیهای میانی (خروجی بلوک شکل 2) را نشان میدهد، مشخص است که حالت چهارم امکانپذیر نیست. در مدار سطح ترانزیستوری برای بهدستآوردن خروجی در سطح 2 باید و باشد؛ لذا از ترانزیستور و بهصورت سری استفاده شده و برای حالت و که خروجی باید صفر شود از دو ترانزیستور نوع بهصورت سری استفاده گردیده است. برای ایجاد سطح یک از دو شبکه ترانزیستوری و استفاده شده که در وضعیت وصل هستند و خروجی سطح یک را تولید میکنند. مجموعاً برای این مبدل با درنظرگرفتن گیتهای معکوسکننده و ، 12 ترانزیستور
شکل 5: مقایسهکننده چهارسطحی دورقمی.
جدول 2: جدول درستی مقایسهکننده تکورودی چهارسطحی.
خروجیهای میانی | ورودیها | ||
|
| Qb | Qa |
0 | 0 | 0 | 0 |
2 | 0 | 1 | 0 |
2 | 0 | 2 | 0 |
2 | 0 | 3 | 0 |
0 | 2 | 0 | 1 |
0 | 0 | 1 | 1 |
2 | 0 | 2 | 1 |
2 | 0 | 3 | 1 |
0 | 2 | 0 | 2 |
0 | 2 | 1 | 2 |
0 | 0 | 2 | 2 |
0 | 0 | 3 | 2 |
0 | 2 | 0 | 3 |
0 | 2 | 1 | 3 |
0 | 2 | 2 | 3 |
0 | 0 | 3 | 3 |
جدول 3: وضعیت خروجیهای و مقایسهکننده تکرقمی چهارسطحی.
Tout | 2F | 1F |
1 | 0 | 0 |
0 | 2 | 0 |
2 | 0 | 2 |
تعریفنشده | 2 | 2 |
نیاز است. در شکل 4، معکوس تابع و سیگنال نیز معکوس تابع میباشد.
2-1 مقایسهکننده دورقمی چهارسطحی
برای پیادهسازی مقایسهکننده چهارسطحی دورقمی از دو بلوک مقایسهکننده تکرقمی گزارششده در بخش قبلی استفاده میکنیم. همان طور که در شکل 5 نشان داده شده است، بلوک دو ورودی کمارزش و را با هم مقایسه میکند و نتیجه را در خروجی نشان میدهد. به همین ترتیب بلوک نتیجه مقایسه دو ورودی باارزش و را در خروجی نشان میدهد. همان طور که میدانیم اگر نتیجه مقایسه بیت باارزش مشخص باشد، نتیجه نهایی نیز مشخص
شکل 6: مدار سطح ترانزیستوری مقایسهکننده سهسطحی (شکل بلوک 2U).
جدول 4: جدول درستی مقایسهکننده سهسطحی (شکل بلوک 2U).
خروجی نهایی | خروجیهای مقایسهکنندههای تکرقمی | |
Tout | 0T | 1T |
0 | X* | 0 |
2 | X | 2 |
0 | 0 | 1 |
1 | 1 | 1 |
2 | 2 | 1 |
* در این جدول، X حالت بیاهمیت است.
جدول 5: پارامترهای نانولوله کربنی.
توصیف | ارزش | پارامتر |
طول فیزیکی کانال (nm) | 32 | Lch |
میانگین مسیر آزاد در نانولوله کربنی ذاتی (nm) | 10 | Lgeff |
طول نانولوله آلایششده ناحیه سورس (nm) | 32 | Lss |
طول نانولوله آلایششده ناحیه درین (nm) | 32 | Ldd |
ضخامت ماده دیالکتریک (nm) | 4 | Tox |
ثابت دیالکتریک اکسید دروازه | 16 | Kox |
سطح فرمی لوله S/D دوپشده (ev) | 6 | Efi |
ظرفیت کوپلینگ بین ناحیه کانال و بستر (pF) | 20 | Csub |
فاصله بین مراکز دو CNT مجاور (nm) | 16 | Pitch |
عرض فلز دروازه (nm) | 6/4 | Wgate |
خواهد شد. با توجه به این، زمانی مقایسه بیتهای کمارزش مهم است که نتیجه مقایسه بیتهای باارزش برابر باشد. برای درک بهتر از وضعیت ورودیها و خروجیها، شرایط مقایسه و نتیجه نهایی مقایسهکننده، جدول 4 را مشاهده کنید. با توجه به جدول برای پیادهسازی از مدار سطح ترانزیستوری آمده در شکل 6 استفاده میکنیم. در این مدار از ترانزیستور برای ایجاد منطق 2 به ازای اینکه است بهره گرفته شده و از به ازای اینکه است برای ایجاد خروجی استفاده شده است. در این مدار به ازای اینکه میباشد خروجی با مقدار برابر است و برای آن منظور از ترانزیستورهای گیت انتقالی a برای ایجاد خروجی درست استفاده شده است.
برای پیادهسازی هر کدام از بلوکهای مقایسهکننده تکرقمی چهارسطحی از 20 ترانزیستور و برای پیادهسازی مقایسهکننده سهسطحی نیز از 6 ترانزیستور استفاده میشود. با این توضیح، تعداد ترانزیستور لازم برای پیادهسازی مقایسهکننده دورقمی مطابق شکل، 46 عدد خواهد بود.
2-2 گسترش مقایسهکننده
برای پیادهسازی مقایسهکننده چندرقمی نیز با گسترش مدار میتوان
شکل 7: بلوک مقایسهکننده چهارسطحی گسترشیافته.
شکل 8: نتایج شبیهسازی مقایسهکننده تکرقمی چهارسطحی.
مقایسهکننده چندرقمی را طبق شکل 7 پیادهسازی کرد. بدین منظور به ازای هر رقم از ورودیها یک بلوک مقایسهکننده تکرقمی چهارسطحی، مطابق آنچه در شکل 7 آمده است، باید در نظر بگیریم. خروجی دو بلوک مقایسهکننده اول، وارد بلوک مقایسهکننده دوم خواهد شد و بدین ترتیب مقایسهکننده را میتوان به ازای هر چند ورودی گسترش داد.
3- نتایج شبیهسازی
مدارهای ارائهشده در این گزارش با نرمافزار HSPICE و مدل ترانزیستوری 32 نانومتری استنفورد CNTFET شبیهسازی گردیده است. در جدول 5 برخی از پارامترهای مهم ترانزیستورهای اثر میدانی نانولوله کربنی آمده [25] تا [27] و ضمناً ولتاژ تغذیه تمام مدارهای پیشنهادی 9/0 ولت است.
در شکل 8 نتایج شبیهسازی مقایسهکننده تکرقمی چهارسطحی آمده است. و ، ورودی چهارسطحی مقایسهکننده و خروجی مقایسهکننده میباشد. مقایسهکننده را تحت بارهای مختلف خازنی قرار دادیم و نتایج بهدستآمده از توان، تأخیر انتشار و 12PDP در جدول 6 آمده است. به ازای بار خازنی 1 فمتوفاراد، توان مصرفی و تأخیر انتشار بهترتیب 681/4 میکرووات و 7/41 پیکوثانیه و مقدار PDP، 21/195 آتوژول است. در بار خازنی 2 فمتوفاراد، تأخیر انتشار 62/71 پیکوثانیه و توان مصرفی 796/4 میکرووات و مقدار PDP، 511/343 آتوژول است. مقدار توان
شکل 9: نمودار تغییرات توان مصرفی و تأخیر انتشار بر حسب دما.
شکل 10: نمودار زمانی مقایسهکننده چهاررقمی چهارسطحی پیشنهادی.
شکل 11: تأثیر بارهای خازنی بر روی خروجی مقایسهکننده تکرقمی.
مصرفی و تأخیر انتشار در بار خازنی 3 فمتوفاراد بهترتیب 9/4 میکرووات و 82/99 پیکوثانیه و مقدار PDP، 137/489 آتوژول است.
نتایج توان مصرفی، تأخیر انتشار و PDP مقایسهکننده تکرقمی چهارسطحی تحت بارهای مختلف در جدول 7 نشان داده شده است. به ازای افزایش دما از 10 تا 80 درجه سانتیگراد، مقدار توان مصرفی نیز افزایش مییابد. مقدار تأخیر انتشار با افزایش دما کاهش مییابد و مقدار PDP نیز با کاهش تأخیر انتشار، رابطه مستقیم دارد. در شکل 9 نمودار توان مصرفی و تأخیر انتشار به ازای دماهای مختلف آمده است.
نتایج شبیهسازی مقایسهکننده چهارسطحی در شکل 10 آمده است. تا و تا ورودیهای چهارسطحی مقایسهکننده هستند و پایه خروجی در سطح ترنری میباشد. در جدول 8 نتایج توان، تأخیر انتشار و مقدار PDP برحسب دماهای مختلف از 10 تا 80 درجه سانتیگراد آمده است. با توجه به نتایج بهدستآمده، میزان توان مصرفی به نسبت افزایش دما به مقدار جزئی افزایش داشته و مقدار تأخیر انتشار با افزایش دما، کاهش یافته است.
جدول 6: مقایسهکننده تکرقمی چهارسطحی به ازای خازنهای مختلف.
PDP (aj) | تأخیر انتشار (Ps) | توان مصرفی (μW) | خازن بار (ff) | مدل طراحی |
21/195 | 7/41 | 681/4 | 1 | مقایسهکننده تکرقمی چهارسطحی |
511/343 | 62/71 | 796/4 | 2 | |
137/489 | 82/99 | 9004/4 | 3 |
جدول 7: مقایسهکننده تکرقمی چهارسطحی بر حسب دما.
دما (°C) | PDP (aj) | تأخیر انتشار (Ps) | توان مصرفی (µW) | بلوک |
10 | 946/84 | 210/19 | 422/4 | مقایسهکننده تکرقمی چهارسطحی |
20 | 221/83 | 424/18 | 517/4 | |
27 | 169/79 | 252/17 | 589/4 | |
30 | 990/70 | 346/15 | 626/4 | |
40 | 409/64 | 623/13 | 728/4 | |
50 | 447/61 | 730/12 | 827/4 | |
60 | 117/65 | 187/13 | 938/4 | |
70 | 630/59 | 822/11 | 044/5 | |
80 | 460/62 | 129/12 | 149/5 |
جدول 8: تأثیر دماهای مختلف بر روی مقایسهکننده چهاررقمی چهارسطحی.
دما (°C) | PDP (aj) | تأخیر انتشار (Ps) | توان مصرفی (µW) | مدل طراحی |
10 | 3/2303 | 44/126 | 217/18 | مقایسهکننده چهاررقمی چهارسطحی |
20 | 06/2149 | 411/115 | 621/18 | |
27 | 8/20298 | 211/107 | 924/18 | |
30 | 9/2005 | 177/105 | 072/19 | |
40 | 04/1890 | 955/96 | 494/19 | |
50 | 73/1789 | 866/89 | 960/19 | |
60 | 71/1726 | 866/84 | 405/20 | |
70 | 8/1674 | 111/80 | 906/20 | |
80 | 7/1599 | 9/74 | 358/21 |
جدول 9: مقایسهکننده چندرقمی چهارسطحی به ازای خازنهای مختلف.
PDP (aj) | تأخیر انتشار (Ps) | توان مصرفی (μW) | خازن بار (fF) | مدل طراحی |
8/3159 | 8/164 | 169/19 | 1 | مقایسهکننده چندبیتی چهارسطحی |
8/4002 | 8/206 | 34/19 | 2 | |
5/5625 | 2/288 | 51/19 | 3 |
نتایج توان مصرفی، تأخیر انتشار و مقدار PDP مقایسهکننده چندبیتی چهارسطحی در بارهای مختلف خازنی در جدول 9 نشان داده شده است. به ازای افزایش مقدار بار خازنی در خروجی مقایسهکننده، مقدار تأخیر انتشار نیز افزایش مییابد و باعث افزایش مقدار PDP میشود. در بار خازنی 1 فمتوفاراد، مقدار توان و تأخیر انتشار به ترتیب 169/19 میکرووات و 8/164 پیکوثانیه و مقدار PDP آن 8/3159 آتوژول است. در بار خازنی 2 فمتوفاراد، مقدار توان و تأخیر انتشار بهترتیب 34/19 میکرووات و 8/206 پیکوثانیه و مقدار PDP بهدستآمده 8/4002 آتوژول است. مقدار توان و تأخیر انتشار در بار خازنی 3 فمتوفاراد بهترتیب 51/19 میکرووات و 2/288 پیکوثانیه و مقدار PDP آن 5/5625 آتوژول است.
در شکل 11 نمودار زمانی خروجی مقایسهگر تکرقمی چهارسطحی پیشنهادی به ازای تغییرات خازن بار آمده و نیز در جدول 10 نتایج انواع
[1] این مقاله در تاریخ 25 اسفند ماه 1401 دریافت و در تاریخ 1 شهریور ماه 1402 بازنگری شد.
ابراهیم فرجی گنبری، دانشکده فنی و مهندسی، دانشگاه شهید مدنی آذربایجان، تبریز، ایران، (email: farajiabrahim.z@gmail.com).
موسی یوسفی (نویسنده مسئول)، دانشکده فنی و مهندسی، دانشگاه شهید مدنی آذربایجان، تبریز، ایران، (email: m.yousefi@azaruniv.ac.ir).
خلیل منفردی، دانشکده فنی و مهندسی، دانشگاه شهید مدنی آذربایجان، تبریز، ایران، (email: kh.monfaredi@azaruniv.ac.ir).
[2] . Metal Oxide Semiconductor Field Effect Transistor
[3] . Complementary Metal Oxide Semiconductor
[4] . Carbon Nano Tube Field Effect Transistor
[5] . Multi Valued Logic
[6] . Ternary
[7] . Winner-Takes-All
[8] . Loser-Takes-All
[9] . Starndard Ternary Inverter
[10] . Multi-Walled Carbon Nanotube
[11] . Single-Walled Carbon Nanotube
[12] . Power-Delay-Product
جدول 10: نتایج کارهای قبلی در مقایسه با طرح پیشنهادی.
PDP (aj) | تأخیر انتشار (Ps) | توان مصرفی (μW) | تعداد خروجی | تعداد ورودی | ورودی- خروجی | مراجع |
34/64 | 12/73 | 882/0 | 3 | 2 | سهسطحی- دودویی | [16] |
91/64 | 05/60 | 081/1 | 3 | 2 | سهسطحی- دودویی | [4] |
8/3159 | 8/164 | 169/19 | 1 | 4 | چهارسطحی- سهسطحی | پیشنهادی |
مقایسهکننده چندسطحی (سهسطحی و چهارسطحی) به ازای شاخصهای مختلف نشان داده شده است. مهمترین تفاوت مقایسهکننده پیشنهادی نسبت به کارهای قبلی در نوع مبنای خروجی میباشد.
4- نتیجهگیری
نوآوری در مواد، نقشی مهم در طراحی مدارهای مجتمع دارد؛ با این حال استفاده از نانولولههای کربنی در ساخت مدارهای مجتمع، ایدهای نو برای صنعت میکروالکترونیک است. طراحی مدارهای چندسطحی با استفاده از ترانزیستورهای اثر میدانی نانولولهکربنی خواهد توانست برای توسعه بیشتر در صنعت میکروالکترونیک از چالشهای جدی از جمله محدودیت فیزیکی، هزینه و مصرف انرژی بکاهد. با توجه به اهمیت این موضوع، بررسی مقایسهکنندههای سهسطحی با استفاده از ترانزیستورهای اثر میدانی نانولوله کربنی و آشنایی با اصول عملکرد، ویژگیها و مشخصات این نوع مقایسهکنندهها در این مقاله انجام شد. همچنین ساختار مداری در سطح ترانزیستور مقایسهکننده تکرقمی چهارسطحی با بهرهگیری از ترانزیستورهای اثر میدانی نانولوله کربنی ارائه گردید. تمام شبیهسازیها در محیط نرمافزار Hspice و با تکنولوژی ترانزیستورهای 32 نانومتر CNTFET انجام شده است. نتایج شبیهسازی نشان داد که مقایسهکننده پیشنهادی تکرقمی استفادهشده دارای توان مصرفی 59/4 میکرووات و تأخیر انتشار 3/17 پیکوثانیه است. ضمناً ساختار پیشنهادی مقایسهکننده چهارسطحی دورقمی دارای توان مصرفی 2/18 میکرووات و تأخیر انتشار 127 پیکوثانیه است.
مراجع
[1] S. A. Anjuli and A. Satjajit, "High-speed 64-bit CMOS binary comparator," International J. of Innovative Systems Design and Engineering, vol. 4, no. 2, pp. 45-58, 2013.
[2] S. Anand, "High-speed 64-bit binary comparator using two different logic styles," International J. of Computer Applications, vol. 975, no. 14, pp. 23-27, Apr. 2013.
[3] G. H. Zhang, C. C. Poon, and Y. T. Zhang, "Analysis of using inter pulse intervals to generate 128-bit biometric random binary sequences for securing wireless body sensor networks," IEEE Trans. on Information Technology in Biomedicine, vol. 16, no. 1, pp. 176-182, 2011.
[4] S. A. Hosseini and S. Etezadi, "A novel very low-complexity multi-valued logic comparator in nanoelectronics," Circuits, Systems, and Signal Processing, vol. 39, no. 1, pp. 223-244, Jan. 2020.
[5] H. Yoo and C. H. Kim, "Multi-valued logic system: new opportunities from emerging materials and devices," J. of Materials Chemistry C, vol. 9, no. 12, pp. 4092-4104, 2021.
[6] A. Heung and H. T. Mouftah, "Depletion/enhancement CMOS for a lower power family of three-valued logic circuits," IEEE J. Solid-State Circuits, vol. 20, no. 2, pp. 609-616, Apr. 1985.
[7] S. K. Sinha and S. Chaudhury, "Advantage of CNTFET characteristics over MOSFET to reduce leakage power," in Proc. IEEE 2nd Int. Conf. Devices Circuits and Systems, ICDCS'14, 5 pp., Coimbatore, India, 6-8 Mar. 2014.
[8] J. Appenzeller, "Carbon nanotubes for high-performance electronics progress and prospect," Proceedings of the IEEE, vol. 96, no. 2, pp. 201-211, Feb. 2008.
[9] س. س. موسوی، م. یوسفی و خ. منفردی، "طراحی و شبیهسازی مبدل ترنری به باینری بهینهشده بر پایه ترانزیستورهای اثر میدان نانولوله کربنی،" پردازش سیگنال پیشرفته، جلد 4، شماره 2، صص. 301-291، آذر 1399.
[10] M. Yousefi, K. Monfaredi, and Z. Moradi, "Design and simulation of pseudo ternary adder based on CNTFET," AUT J. of Electrical Engineering, vol. 54, no. 2 (Special Issue), pp. 361-376, 2022.
[11] S. A. Hosseini and S. Etezadi, "A novel low-complexity and energy-efficient ternary full adder in nanoelectronics," Circuits, Systems, and Signal Processing, vol. 40, pp. 1314-1332, 2021.
[12] S. Lin, Y. B. Kim, and F. Lombardi, "CNTFET-based design of ternary logic gates and arithmetic circuits," IEEE Trans. Nanotechnology, vol. 10, no. 2, pp. 217-225, Mar. 2011.
[13] A. P. Dhande and V. T. Ingole, "Design and implementation of 2-bit ternary ALU slice," in Proc. Int. Conf. IEEE-Sci. Electron., Technol. Inf. Telecommun., vol. 17, Tunisia, 17-21 Mar. 2005.
[14] H. Taheri, A. Dabaghi Zarandi, and M. R. Reshadinezhad, "Design of a high performance CNTFET-based full adder cell applicable in: carry ripple, carry select and carry skip adders," Microelectron. Eng, vol. 215, Article ID: 110980, 15 Jul. 2019.
[15] R. A. Jaber, A. M. El-Hajj, A. Kassem, L. A. Nimri, and A. M. Haidar, "CNTFET-based designs of ternary half-adder using a novel 'decoderless' ternary multiplexer based on unary operators," Microelectron. J., vol. 96, Article ID: 104698, Feb. 2020.
[16] C. Vudadha, et al., "Design of CNFET based ternary comparator using grouping logic," in Proc. IEEE Faible Tension Faible Consommation, 4 pp., Paris, France, 6-8 Jun. 2012.
[17] M. Shahangian, S. A. Hosseini, and R. F. Mirzaee, "A universal method for designing multi-digit ternary to binary converter using CNTFET," J. of Circuits, Systems, and Computers, vol. 29, no. 12, Article ID: 2050196, 2020.
[18] H. N. Venkata, Ternary and Quaternary Logic to Binary Bit Conversion CMOS Integrated Circuit Design Using Multiple Input Floating Gate MOSFETs, LSU Master's Theses, 2002.
[19] S. A. Ebrahimi, M. R. Reshadinezhad, A. Bohlooli, and M. Shahsavari, "Efficient CNTFET-based design of quaternary logic gates and arithmetic circuit," Microelectron. J., vol. 53, pp. 156-166, Jul. 2016.
[20] D. A. Rich, "A survey of multivalued memories," IEEE Trans. Comput., vol. 35, no. 2, pp. 99-106, Feb. 1986.
[21] G. Malinowski, A Philosophy of Many-Valued Logic. The Third Logical Value and Beyond, the Golden Age of Polish Philosophy: Kazimierz Twardowski's Philosophical Legacy, pp. 81-92, 2009.
[22] A. Fathi, B. Mashoufi, and Z. Hejabri, "Low-power min/max architecture in 32 nm CNTFET technology for fuzzy applications based on a novel comparator," International J. of Nano Dimension, vol. 13, no. 2, pp. 235-243, Spring 2022.
[23] V. Sulochana, C. Venkataiah, S. Agrawal, and B. Singh, "Novel circuit model of multi-walled CNT bundle interconnects using multi-valued ternary logic," IETE J. of Research, vol. 69, no. 3, pp. 1328-1340, 2023.
[24] Y. Pendashteh and S. A. Hosseini, "Novel low-complexity and energy-efficient fuzzy min and max circuits in nanoelectronics," AEU-International J. of Electronics and Communications, vol. 138, Article ID: 153858, Aug. 2021.
[25] Stanford Nanoelectronics Lab., Downloads, Available online at: http://nano.stanford.edu/model.php?id=23.
[26] J. Deng and H. S. P. Wong, "A compact SPICE model for carbonnanotube field-effect transistors including nonidealities and its application-part i: model of the intrinsic channel region," IEEE Trans. Electron Device, vol. 54, no. 12, pp. 3186-3194, Dec. 2007.
[27] J. Deng and H. S. P. Wong, "A compact SPICE model for carbonnanotube field-effect transistors including nonidealities and its application-part ii: full device model and circuit performance benchmarking," IEEE Trans. Electron Device, vol. 54, no. 12, pp. 3195-3205, Dec. 2007.
ابراهیم فرجی گنبری دانش آموخته دانشگاه شهید مدنی تبریز در رشته مهندسی برق میباشد. ایشان تحصیلات خود را در سه دوره دانشگاهی در مقاطع کاردانی ،کارشناسی ناپیوسته و کارشناسی ارشد به شرح ذیل به پایان رسانده است:
مقطع کاردانی 1395-1394: از دانشکده فنی کشاورزی مراغه در رشته برق صنعتی مقطع کارشناسی 1397-1396: از دانشکده فنی شهید قاضی طباطبایی ارومیه در رشته مهندسی تکنولوژی الکترونیک
مقطع کارشناسی ارشد 1401-1399: از دانشگاه شهید مدنی تبریزدر رشته مدارات مجتمع الکترونیک
درحال حاضر زمینه فعالیتهای او طراحی مقایسهکنندههای چندسطحی با استفاده از تکنولوژی ترانزیستورهای نانولوله کربنی هست و علاقهمندی وی در زمینههای الکترونیک دیجیتال، اتوماسیون برق صنعتی، هوشمند سازی منازل میباشد.
موسی یوسفی تحصيلات خود را در مقطع كارشناسي در سال 1382 از دانشگاه ارومیه و در سالهای 1385 و 1394 به ترتیب مقاطع كارشناسي ارشد و دكتري مهندسی برق الکترونیک را در دانشگاه تبریز به پايان رسانده است. وی بین سالهای 1388 تا 1392 عضو هیأت علمی و مدیر آموزش دانشگاه آزاد اسلامی واحد ایلخچی بود و از سال 1394 عضو هیأت علمی گروه مهندسی برق دانشکده فنی و مهندسی دانشگاه شهید مدنی آذربایجان میباشد. ایشان نویسنده یا همکار نویسنده در بیش از 30 مقاله درسطوح ملی و بینالمللی بوده و همچنین در چندین پروژه تحقیقاتی همکاری داشته است. زمينههاي تحقيقاتي مورد علاقه ايشان عبارتند از: طراحی مدارات مجتمع الکترونیک آنالوگ، RF و دیجیتال است.
خلیل منفردی مدرک کارشناسی، کارشناسی ارشد و دکتری خود را بهترتیب از دانشگاه تبریز در سال 1381 و از دانشگاه علم و صنعت ایران در سالهای 1383 و 1390 دریافت کرد. وی از سال 1380 تا 1390 در گروه الکترونيک مرکز تحقیقات الکترونیک دانشگاه علم و صنعت ایران و همچنین از سال 1385 تا 1391 به عنوان عضو هيأت علمی در دانشگاه آزاد اسلامی واحد میاندوآب خدمت نمود. همچنين از سال 1388 تا 1390 در سمت معاون آموزشی و پژوهشی دانشکده سماء میاندوآب و از سال 1390 تا 1391 به عنوان معاونت کل آموزشی دانشکده سما میاندوآب مشغول فعاليت بود. وی در حال حاضر عضو هيأت علمی دانشکده مهندسی برق و الکترونیک، دانشگاه شهید مدنی آذربایجان، تبریز، ایران است. وی از سال 1396 دانشیار دانشکده فنی و مهندسی دانشگاه شهید مدنی آذربایجان است. ایشان نویسنده یا همکار نویسنده در بیش از 30 مقاله در سطوح ملی و بینالمللی بوده و همچنین در چندین پروژه تحقیقاتی همکاری داشته است. وی همچنین موسس گروه الکترونیک دانشگاه آزاد اسلامی واحد میاندوآب و رئیس علمی کنفرانس الکترونیک و کامپیوتر ECSC2010) ) در سال 1389 در دانشگاه آزاد اسلامی واحد میاندوآب بوده است. علایق تحقیقاتی فعلی او شامل طراحی مدار مجتمع حالت جریان، مدار و سیستمهای ولتاژ پایین، میکروالکترونیک آنالوگ و مبدلهای داده است.
.