کاهش مقیاس تکنولوژی و کاهش سطوح ولتاژ باعث حساس‌تر شدن گره‌های مدارات مجتمع و رشد فزاینده خطای نرم در آنها شده است. خطای نرم سبب اختلال گذرا در کار مدار می‌گردد و اهمیت آن در مدارهای ترکیبی با افزایش فرکانس کاری بیشتر می‌شود. در این مقاله روشی بهینه برای مقاوم‌سازی مدارات ترکیبی در برابر خطای نرم ارائه شده است. بهینه‌سازی روش پیشنهادی در سه مرحله انجام می‌گیرد. ابتدا با محاسبات مشاهده‌پذيري، اولویت گره‌های مدار از نظر مقاوم‌سازی تعیین می‌گردد. سپس به منظور بهینه‌نمودن پارامتر توان- تأخیر و سطح مصرفی مدار، قابلیت اطمینان مدار اندازه‌گیری می‌شود و با توجه به آن، تعداد گره‌های لازم برای مقاوم‌سازی تعیین می‌گردد. در مرحله بعد، گره‌های انتخابی از مدارهای استاندارد آزمون با سه روش مختلف که شامل افزونگی زمانی، اشمیت تریگر و پسخورد ترانزیستوری می‌باشند مقاوم‌سازی می‌شوند. مقایسه سه روش نشان می‌دهد که مدار مقاوم‌شده با اشمیت تریگر، دارای بیشترین بار بحرانی و کمترین فاکتور توان- تأخیر است. همچنین نتایج شبیه‌سازی تأیید می‌کند که مقاوم‌سازی بهینه حاصل انتخاب مناسب تعداد گره‌های لازم با استفاده از مفهوم مشاهده‌پذیری و محاسبات قابلیت اطمینان همراه با نوع مناسب مقاوم‌سازی گره می‌باشد. اجرای روش پیشنهادی بر روی مدارهای تحت آزمون از 85ISCAS مؤثربودن روش را تأیید می‌کند. همچنین شبیه‌سازی مونت کارلو نشان می‌دهد که روش پیشنهادی در برابر تغییرات فرایند مقاوم است. پرونده مقاله

یکی از رایج‌ترین روش‌های طراحی آزمون‌پذیر، طراحی به روش روبشی است که باعث افزایش مشاهده‌پذیری و کنترل‌پذیری گره‌های مدار می‌شود. در این مقاله به ارائه سلول روبشی می‌پردازیم که ضمن کاهش تعداد ترانزیستورهای مصرفی، سبب افزایش سرعت عملکرد سلول و کاهش انرژی مصرفی آن می‌گردد. ساختار پیشنهادی اول، بهینه‌شده ساختار سلول روبشی دروازه‌دار کم‌توان است و بر مبنای حذف جریان نشتی در بخشی از مدار در مواقعی که مورد استفاده قرار نمی‌گیرد بنا شده و به واسطه کاهش مقدار خازن پارازیتی خروجی موجب کاهش تأخیر انتشار می‌گردد. در ساختار پیشنهادی دوم که ساختار اصلی است، سلول روبشی پیشنهادی بر مبنای کنترل وارونگر لچ مغلوب در مسیر پایین‌کش طراحی شده که با قطع مسیر جریان در مواقع غیر ضروری، باعث کاهش توان مصرفی استاتیکی می‌گردد. همچنین با کاهش تعداد ترانزیستورهای مصرفی در لچ مغلوب نسبت به ساختارهای مشابه تأخیر مدار بهبود می‌یابد. شبیه‌سازی در تکنولوژی nm 22 CMOS و با استفاده از نرم‌افزار Hspice انجام شده است. نتایج شبیه‌سازی نشان می‌دهد که ساختارهای پیشنهادی در مقایسه با ساختارهای پیشین ضمن کاهش تأخیر، از توان استاتیکی بهتری برخوردار هستند. پرونده مقاله