Manuscript ID : 1400081632163 Visit : 4089 Page: 146 - 152

Article Type: Original Research

Analysis of SettlingTime in Charge Pump Phase-Locked loops regarding Non-ideal Effect

Subject Areas : electrical and computer engineering

hadi dehbovid ¹ , habib Adarang ² , hamidreza rabiee ³

1 - Departmet of Electrical Engineering, Nour Branch, Islamic Azad University, Nour, Iran
2 - Department of Electrical Engineering, nour branch, Islamic azad university, nour, iran
3 - Department of Electrical Engineering, karaj branch, Islamic azad university, karaj, iran

Received: 2021-11-07 Accepted : 2022-05-25 Published : 2022-08-09

Keywords: Phase-locked loop (PLL), charge pump current, phase detector, channel length modulation effect, settling time,

Abstract :

Phase locked loops (PLL) are widely used in telecommunication systems. Frequency characteristics and settling time are the two most important features of PLLs. In phase lock loops, several nonlinear factors can be considered, one of which is the nonlinear behavior of the phase detector. In fact, load pump phase locking loops (CPPLL) are nonlinear systems due to the nonlinear behavior generated by the load pump. Although the applied current is fixed in an ideal load pump, this is not fixed in practice because of the non-ideal behavior of the transistors. In this paper, considering the channel length modulation (CLM) effect caused by the drain-source voltage of MOSFET transistor, a more accurate model is presented for the phase detector. By investigating the non-linear differential equation dominating the system and using the step-response approximation for the transient time analysis, new equations are obtained for the settling time and overshooting. In order to check the validity of the specified non-linear equations, the simulation was conducted in MATLAB Simulink. Moreover, in order to better assess the proposed method, the performance of a PLL subjected to the transistor’s drain-source voltage has been simulated and the effect of the different loop parameters, such as the loop’s resistor and current has been investigated. The final results showed the appropriate accordance of the analytical equations with the simulation results.

References:

[1] K. Woo, Y. Liu, E. Nam, and D. Ham, "Fast-lock hybrid PLL combining fractional-N and integer modes of differing bandwidths," IEEE J. of Solid-State Circuits, vol. 43, no. 2, pp. 379-389, Feb. 2008.
[2] M. H. Perrot, Analogue Frequency Synthesizers, Short Course on Phase-Locked Loops, IEEE Circuits and Systems Society, San Diego, CA, USA, 2009.
[3] P. K. Hanumolu, M. Brownlee, K. Mayaram, and U. K. Moon, "Analysis of charge-pump phase-lock loops," IEEE Trans. on Circuits and Systems, vol. 51, no. 9, pp. 1665-1674, Sept. 2004.
[4] T. D. Loveless, et al., "A generalized linear model for single event transient propagation in phase-locked loops," IEEE Trans. on Nuclear Science, vol. 57, no. 5, pp. 2933-2947, Oct. 2010.
[5] H. Adrang and H. M. Naimi, "A novel method for analysis and design of third-order charge pump PLL," in Proc. IEEE European Conf. on Circuit Theory and Design, ECCTD’09, pp. 591-594, Antalya, Turkey, 23-27 Aug. 2009.
[6] L. A. H. Monterio, D. N. Favaretto Filho, and J. R. C. Piqueira, "Bifurcation analysis for third-order phased-locked loops," IEEE Signal Processing Letters, vol. 1, no. 5, pp. 494-496, May 2004.
[7] H. Dehbovid, H. Adarang, and M. B. Tavakoli, "Nonlinear analysis of VCO jitter generation using volterra series," The International J. for Computation and Mathematics in Electrical and Electronic Engineering, vol. 37, no. 2, pp. 755-771, Mar. 2018.
[8] A. Carlosena, M. Ugarte, and A. J. Lopez-Martin, "Loop filter approximation for PLLs," in Proc. 51st Midwest Symp. on Circuits and Systems, pp. 21-24, Knoxville, TN, USA, 10-13 Aug. 2008.
[9] A. Carlosena and A. M. Lazaro, "A novel design method for phased-locked loops of any order and type," in Proc. 49th IEEE Int. Midwest Symp. on Circuits and Systems, vol. 2, pp. 569-573, San Juan, PR, USA, 6-9 Aug. 2006.
[10] Y. F. Kuo, R. M. Weng, and C. Y. Liu, "A fast locking PLL with phase error detector," in Proc. IEEE Conf. on Electron Devices and Solid-State Circuits, pp. 423-426, Hong Kong, China, 19-21 Dec. 2005.
[11] S. Liu and Y. Shi, "Fast locking and high accurate current matching phase-locked loop," in Proc. IEEE Asia Pacific Conf. on Circuits and Systems, pp. 1136-1139, Macao, China, 30 Nov.-3 Dec. 2008.
[12] M. Mansuri and C. K. Ken Yang, "A low-power adaptive bandwidth PLL and clock buffer with supply-noise compensation," IEEE J. of Solid-State Circuits, vol. 38, no. 11, pp. 1804-1812, Nov. 2003.
[13] W. H. Chiu, Y. H. Huang, and T. H. Lin, "A dynamic phase error compensation technique for fast-locking phase-locked loops," IEEE J. of Solid-State Circuits, vol. 45, no. 6, pp. 1137-1149, Jun. 2010.
[14] V. S. Sadeghi and H. Miar-Naimi, "A new fast locking charge pump PLL: analysis and design," Analog Integrated Circuits and Signal Processing, vol. 74, pp. 569-575, Jan. 2013.
[15] V. S. Sadeghi and H. Miar-Naimi, "A new frequency comparator for using in fast charge pump PLLs," in Poc. 21st Iranian Conf. on Electrical Engineering, ICEE’13, 3 pp., Mashhad, Iran, 14-16 May 2013.
[16] ها. ده¬بوید، ح. آدرنگ و م. ب. توکلی، "تحلیل غیر خطی جیتر انتقالی در حلقه قفل فاز پمپ بار با استفاده از بسط سری ولترا،" نشریه مهندسی برق و مهندسی كامپیوتر ایران، الف- مهندسی برق، سال 16، شماره 2-الف، تابستان 1397.
[17] K. Zhu, V. Saxena, X. Wu, and S. Balagopal, "Design analysis of a 12.5 GHz PLL in 130 nm SiGe BiCMOS process," in Poc. IEEE Workshop on Microelectrnics and Electron Device, 4 pp., Boise, ID, USA, 20-20 Mar. 2015.

Full-Text:

معرفي يک روش جديد خوشه‌يابي خودکار

مقاله پژوهشی

تحلیل زمان قفل حلقه قفل فاز پمپ بار
با در نظر گرفتن اثر غیر ایده‌آل

هادی ده‌بوید، حبیب‌الله آدرنگ و حمیدرضا ربیعی

چكیده: حلقه‌های قفل فاز (PLL) به طور گسترده در سیستم‌های مخابراتی مورد استفاده قرار می‏گیرند و از مهم‌ترین ویژگی‏های آنها می‏توان به مشخصات فرکانسی و زمان نشست اشاره نمود. در حلقه‏های قفل فاز، عوامل غیر خطی متعددی را می‏توان در نظر گرفت که یکی از آنها رفتار غیر خطی آشکارساز فاز می‏باشد. در واقع، حلقه‌های قفل فاز پمپ بار (CPPLL) به دلیل رفتار غیر خطی ایجادشده توسط پمپ بار، سیستم‌هایی غیر خطی‌اند. در یک پمپ بار ایده‌آل، جریان اعمالی ثابت است اما در عمل به علت اثرات غیر ایده‌آل ترانزیستور، ثابت نیست. در این مقاله با در نظر گرفتن اثر مدولاسیون طول کانال که ناشی از ولتاژ درین- سورس ترانزیستور ماسفت می‏باشد، مدل دقیق‌تری برای آشکارساز فاز در نظر گرفته شده است. با بررسی معادله دیفرانسیل غیر خطی حاکم بر سیستم و استفاده از تقریب پاسخ پله جهت تحلیل زمان گذرا، معادلات جدیدی برای زمان نشست و میزان بالازدگی به دست می‏آید. جهت بررسی اعتبار معادلات
غیر خطی تعیین‌شده، شبیه‌سازی در سیمولینک متلب انجام شده است. همچنین برای ارزیابی بهتر روش پیشنهادی، عملکرد یک PLL که تحت تأثیر ولتاژ درین- سورس ترانزیستور است مورد شبیه‌سازی قرار گرفته و اثر پارامترهای مختلف حلقه از جمله مقاومت و جریان حلقه نیز بررسی شده است. نتایج نهایی، تطبیق مناسب بین روابط تحلیلی و نتایج شبیه‌سازی را نشان می‌دهد.

کلیدواژه: حلقه قفل فاز (PLL)، جریان پمپ بار ، آشکارساز فاز (PD)، اثر مدولاسیون طول کانال ، زمان نشست .

1- مقدمه

حلقه‌های قفل فاز (PLL)، بلوک‌های ساختاری آنالوگی هستند که در بسیاری از سیستم‌های آنالوگ و دیجیتال به تعداد زیاد مورد استفاده قرار می‌گیرند. آنها به طور گسترده‌ای جهت تولید کلاک در سیستم‌های آنالوگ و دیجیتال همچون ریزپردازنده‌‌ها، گیرنده‌های بی‌سیم و در انتهای سیستم گیرنده جهت بازیابی داده استفاده می‌شوند.

PLLها مانند هر سیستم الکترونیکی و مخابراتی دیگر، دارای پارامترها و معیارهایی هستند که بر اساس آنها ارزیابی می‌شوند. از مهم‌ترین مشخصات PLLها، می‌توان به مشخصات فرکانسی و سرعت نشست یا زمان قفل اشاره نمود. مشخصات فركانسی نیز همچون حاشیه فاز مناسب و پهنای باند مطلوب است. مثلاً یك حلقه با پهنای باند بزرگ‌تر منجر به قفل سریع‌تر حلقه می‌شود [1]. اهمیت سرعت بالای قفل، همچنین در جنگ‌افزارهای الکترونیکی به خوبی قابل درک می‌باشد. استفاده از پرش فرکانسی [2] با پرش سریع، یک رکن اساسی در سیستم‌های طیف گسترده پرش فرکانسی (FHSS) است که در سیستم‌های نظامی برای حفظ امنیت داده‌ها و جلوگیری از تداخل استفاده می‌شود.

زمان صرف‌شده توسط PLL برای رسیدن به حالت قفل، زمان باارزشی است که در آن زمان، امکان دریافت یا ارسال داده وجود ندارد. این امر، نرخ دریافت مؤثر داده را کاهش می‌دهد و هرچه زمان قفل کمتر باشد، نرخ مؤثر دریافت داده بیشتر خواهد بود و به عبارتی نرخ خطای داده (BER) کمتر است. امروزه به PLLهایی نیاز می‌باشد که بتوانند عمل پرش فرکانسی را متناسب با نیازمندی‌های زمانی پروتکل‌های متفاوت که روزبه‌روز بر سرعت عملکردی آنها نیز افزوده می‌شود انجام دهند.

در گیرنده (باند پایه)، دو PLL مجزا به صورت موازی برای کاهش زمان‌های محافظ استفاده می‌شوند. در حالی که PLL اول، عمل اسیلاتور محلی فرستنده را انجام می‌دهد، PLL دوم در حال حرکت به کانال تخصیص داده شده بعدی است. در این حالت برای مثال در GSM، یک زمان نشست فوق‌العاده سریع می‌تواند هزینه‌های مربوط و پیچیدگی‌های طراحی را تا حد زیادی کاهش دهد. بدیهی است که در تکنولوژی‌های با فرکانس بالاتر، زمان نشست سریع‌تری طلب می‌گردد.

در حالت كلی، یكی از ضرورت‏های تحلیل حلقه قفل فاز، تحلیل گذرا است که شامل بررسی پاسخ پله فاز جهت به دست آوردن مشخصات زمان گذرا به خصوص زمان قفل می‌باشد. آنچه سبب ایجاد چالش در این تحلیل می‌شود، وجود عوامل غیر ایده‌آل و غیر خطی است که ناشی از رفتار غیر خطی ترانزیستورها می‌باشد. یکی از بخش‌های مهم و به شدت تأثیرگذار بر رفتار PLL، آشكارساز فاز است که در بسیاری از تحلیل‌های انجام‌شده، رفتار آن خطی در نظر گرفته شده است. بنابراین نیاز به تحلیل جدیدی می‌باشد تا عملکرد غیر خطی آن مورد بررسی قرار گیرد.

تلاش‌های زیادی جهت تحلیل عوامل غیر ایده‏آل در حلقه‏های قفل فاز انجام شده است، اما مهم‌ترین آنها [3] تا [9] می‌باشند که هر یک به نحوی به تحلیل حلقه قفل فاز پرداخته‌اند. دو مرجع مهم و اصلی [3] و [4] در این زمینه، یك تحلیل مناسب برای PLL مرتبه دوم در حوزه فرکانس ارائه می‌دهند. همچنین مقالاتی هستند که بر روی مدار آشکارساز فاز کار می‌کنند و تلاش می‌کنند تا آن را به حالت ایده‌آل نزدیک نمایند [10] و [11]. در [12] به بررسی اثرات غیر خطی همچون ناحیه مرده در آشکارساز فاز پرداخته می‏شود و رفتار VCO نیز غیر خطی در نظر گرفته شده است. همچنین مقالاتی نیز هستند که به ارائه آشکارسازهایی با ساختار جدید می‌پردازند که دارای توان و سطح مصرفی کمتری هستند

شکل 1: ساختار CPPLL مرسوم.

[13]. در [14] به تحلیل آشکارساز فاز کمکی بنگ بنگ پرداخته می‏شود که به علت داشتن بهره بالا، سرعت قفل را بهبود می‏بخشد.

پژوهش‌هایی نیز هستند که به تحلیل گذرا و محاسبه زمان قفل به ازای پله فاز و فرکانس می‌پردازند [3] تا [5]. برخی از این پژوهش‌‌‌ها تلاش می‌کنند با تکنیک مداری زمان قفل را کاهش دهند [15]. مرجع [7] جهت کاهش زمان قفل از مدار کنترل بهره در فیدبک استفاده نموده که بهره حلقه باز را افزایش می‌دهد تا زمان قفل کاهش یابد و در حالت پایدار (قفل‌شدن حلقه) بهره را کاهش می‌دهد. همچنین در [16] با در نظر گرفتن اثر مدولاسیون طول کانال ترانزیستور بر جریان پمپ بار، معادله دیفرانسیل غیر خطی سیستم به دست آمده و نشان داده شده که حلقه قفل فاز، یک سیستم غیر خطی حافظه‌دار است و بسط سری ولترا را می‌توان برای تحلیل آن استفاده نمود. در نتیجه روشی جهت تخمین جیتر انتقالی با فیلتر حلقه مرتبه دوم پیشنهاد شده است.

ارائه روش‌های طراحی PLL نیز در بسیاری از مقالات مورد بررسی قرار گرفته است. مرجع [17] به ارائه روش‌های طراحی هر یک از بلوک‌های داخلی PLL با در نظر گرفتن مدل خطی می‌پردازد و اثر هر یک از آنها را بر نویز فاز خروجی PLL در نظر می‏گیرد.

در این مقاله، عامل غیر ایده‌آل تأثیر ولتاژ کنترل بر مقدار جریان پمپ بار، مورد بررسی قرار می‌گیرد که بر رفتار PLL تأثیر دارد و به دلیل اثر مدولاسیون طول کانال ترانزیستور می‌باشد. این تحلیل منجر به معادله دیفرانسیل غیر خطی حاکم بر سیستم شده که نمی‌توان از روش‌های خطی برای تحلیل آن استفاده نمود. جهت تحلیل زمان گذرا از تقریب پاسخ پله سیستم مرتبه دوم و جایگذاری در معادله دیفرانسیل غیر خطی استفاده گردیده که منجر به روابط جدیدی برای بیان مقادیر زمان نشست، زمان پیک، زمان صعود و مقدار بالازدگی شده است. ارزیابی نتایج تئوری و شبیه‌سازی، دقت بهتر روش پیشنهادی را نشان می‌دهد.

این مقاله بدین صورت سازماندهی گردیده که در بخش دوم به طور خلاصه، معماری CPPLL مرتبه دوم بیان‌شده در مراجع مرور می‌‌شود. در بخش سوم به بررسی اثر عامل غیر ایده‌آل ولتاژ کنترل بر مقدار جریان پمپ بار پرداخته می‏شود که منجر به معادله دیفرانسیل غیر خطی شده است. در بخش چهارم جهت تحلیل زمان گذرا، از معادله دیفرانسیل غیر خطی به دست آمده از تقریب پاسخ پله سیستم مرتبه دوم و جایگذاری در معادله دیفرانسیل غیر خطی استفاده گردیده است. دقت تحلیل پیشنهادی در بخش پنجم مورد ارزیابی قرار می‌گیرد و نهایتاً در بخش ششم نتیجه‌گیری انجام می‌شود.

شکل 2: مدل حوزه فاز CPPLL مرسوم.

شکل 3: ساختار پمپ بار.

2- ساختار حلقه قفل فاز پمپ بار مرتبه دوم

شکل 1 بلوک دیاگرام معمول CPPLL را که شامل یک آشکارساز فاز- فرکانس، یک پمپ بار، یک فیلتر حلقه و یک اسیلاتور کنترل‌شده با ولتاژ است، نشان می‌دهد. آشکارساز فاز- فرکانس (PFD)، اختلاف فاز بین دو لبه ورودی و را تشخیص می‌دهد و دو سیگنال و برای پمپ بار تولید می‌کند. پمپ بار، فیلتر حلقه را که شامل و می‌باشد، تغذیه می‌کند. ولتاژ قرارگرفته بر روی فیلتر حلقه، ولتاژ کنترل VCO است که باعث تغییر فرکانس خروجی می‏شود. با این مکانیزم فیدبک، فازهای ورودی و خروجی روی هم قرار می‏گیرند و اختلاف فاز به صفر می‏رسد.

مدل حوزه فاز CPPLL در شکل 2 نشان داده شده که در آن، KVCO بهره VCO و جریان تزریقی به پمپ بار است که ثابت می‏باشد. از این مدل جهت شبیه‌سازی رفتاری استفاده خواهد ‌شد.

3- تحلیل اثر ولتاژ کنترل بر جریان پمپ بار

برخلاف تحلیل‌های پیشین، رفتار PLL به شدت وابسته به جریان پمپ بار که متغیر با ولتاژ کنترل است، می‌باشد زیرا در ساختارهای پمپ بار، تأمین‌کننده جریان پمپ بار، ترانزیستورهای ماسفت هستند که درین این ترانزیستورها به ولتاژ کنترل متصل است. در شکل 3 نمونه‏ای از ساختار پمپ بار نشان داده شده است. در این ساختار، نقش سوئیچ و نقش سوئیچ نشان داده شده در شکل 1 را دارند. همان طور که در شکل 3 مشاهده می‏شود با تغییر ولتاژ کنترل، ولتاژ درین- سورس ترانزیستور تغییر کرده و در نتیجه جریانی که ترانزیستور تحویل پمپ بار می‏دهد، متغیر می‌باشد. این مسأله در معرفی ساختارهای PLL در نظر گرفته نشده است، در صورتی که تأثیر آن در تعیین زمان قفل قابل چشم‌پوشی نیست. بنابراین ساختار بلوک دیاگرام PLL مرتبه دوم با
در نظر گرفتن اثر مدولاسیون طول کانال در جریان خروجی پمپ بار به صورت شکل 4 می‌باشد که در آن اختلاف پتانسیل قرارگرفته بر روی درین- سورس ترانزیستور تأمین‌کننده جریان است.

شکل 4: ساختار PLL مرتبه دوم با جریان متغیر پمپ بار.

در ابتدا هدف، به دست آوردن معادله دیفرانسیل غیر خطی حاکم بر سیستم است. با توجه به بلوک دیاگرام فوق می‌توان روابط زیر را بیان کرد

(1)

که در آن

(2)

(3)

با توجه به شکل 3 می‏توان را در حالت کلی به صورت زیر بیان نمود

(4)

با جایگزینی (2) و (4) در (1)، رابطه زیر به دست می‏آید

(5)

با ضرب طرفین رابطه فوق در داریم

(6)

در نتیجه

(7)

با جایگزینی (3) در (7) و ساده‌سازی روابط، معادله نهایی به فرم زیر است

(8)

که در آن

(9)

4- روش پیشنهادی برای تحلیل PLL مرتبه دوم

هدف از این بخش، به دست آوردن پاسخ پله فاز سیستمی است که معادله دیفرانسیل حاکم بر آن در (8) آمده است. ایده اصلی، منطبق‌نمودن پاسخ پله سیستم PLL با یك سیستم مرتبه دوم است تا بتوان پاسخ پله تقریبی PLL مرتبه دوم را به دست آورد. فرم پاسخ پله خروجی در یک سیستم مرتبه 2 در حالت كلی به صورت (9) می‏باشد

(10)

كه دامنه پله اعمالی، ، ، ، فرکانس طبیعی و نسبت میرایی است. با جایگزینی رابطه فوق در (8) به پارامترهای مجهول می‏توان دست یافت. در این مرحله جهت سادگی تحلیل، روابط زیر تعریف شده‌اند

(11)

(12)

با مشتق‌گیری از و داریم

(13)

(14)

بنابراین

(15)

(16)

(17)

با توجه به آن که هدف، تعیین پاسخ پله سیستم است، ورودی را به صورت زیر تعریف می‏کنیم

(18)

(19)

(20)

با قراردادن مقادیر ، ، و از روابط بالا در (8) داریم

(21)

شکل 5: منحنی پاسخ پله فاز خروجی بدون در نظر گرفتن طول کانال (با استفاده از مدل حوزه فاز)، a: ولتاژ کنترل و b: ولتاژ خروجی.

حال با ساده‌شدن تعدادی از جملات سمت چپ معادله بالا و فاکتورگیری از ضرایب و داریم

(22)

با برابر قرار دادن ضرایب و طرفین تساوی فوق داریم

(23)

(24)

پس از محاسبه ، با ساده‌سازی (23)، مقدار به دست می‏آید

(25)

با توجه به مقادیر تعیین‌شده برای و ، از آنجا که از تقریب پاسخ پله سیستم مرتبه دوم استفاده شده است، می‏توان فرکانس طبیعی و نسبت میرایی را از روابط زیر تعیین کرد [14]

(26)

(27)

(28)

مقادیر زمان نشست و میزان بالازدگی با توجه به روابط زیر تعیین می‏گردند [14]

(29)

جدول 1: پارامترهای شبیه‌سازی.

جدول 2: نتایج شبیه‌سازی و محاسباتی.

نتایج
محاسباتی	1
شبیه‌سازی	005/1

جدول 3: نتایج شبیه‌سازی و محاسباتی.

نتایج
محاسباتی	885/0
شبیه‌سازی	885/0

(30)

5- نتایج شبیه‌سازی و بحث

برای ارزیابی نتایج به دست آمده در تحلیل ارائه‌شده، در ابتدا PLLی که مدل حوزه فاز آن در شکل 2 آمده است بدون اثر مدولاسیون طول کانال شبیه‏سازی و نتایج حاصل از آن مشاهده می‏شود. سپس PLL با اثر مدولاسیون طول کانال که در شکل 4 نشان داده شده است، مورد بررسی قرار می‏گیرد و نتایج حاصل از این شبیه‏سازی با نتایج به دست آمده قبلی مقایسه می‏گردد. نزدیکی نتایج حاصل از شبیه‌سازی و تحلیل ارائه‌شده، دقت روش پیشنهادی را بیان می‏کند. برای ارزیابی بهتر روش پیشنهادی، عملکرد یک PLL واقعی که تحت تأثیر ولتاژ درین- سورس ترانزیستور است، مورد شبیه‌سازی قرار می‏گیرد و نهایتاً مقایسه بین نتایج به دست آمده صورت می‏پذیرد. همچنین در ادامه به بررسی اثر تغییرات مقاومت و جریان حلقه بر مقدار زمان نشست PLL پرداخته می‏شود.

5-1 شبیه‌سازی PLL بدون اثر مدولاسیون طول کانال

پارامترهای شبیه‌سازی مطابق جدول 1 می‏باشند [15]. با توجه به پارامترهای شبیه‌سازی تعیین‌شده در جدول 1، پاسخ پله حوزه فاز سیستم PLL نشان داده شده در شکل 1، شبیه‌سازی گردیده که نتیجه آن در شکل 5 آمده و نتایج حاصل از این شبیه‌سازی و نتایج محاسباتی نیز در جدول 2 آورده شده است. همان طور که مشاهده می‏گردد، زمان نشت PLL مرسوم که اثر مدولاسیون طول کانال در آن در نظر گرفته نشده است، حدود 1 میکروثانیه می‏باشد و نتایج شبیه‌سازی و محاسباتی نیز
بر هم منطبق هستند، در حالی که میزان بالازدگی از دقت کافی برخوردار نیست.

5-2 شبیه‏سازی ساختار PLL با در نظر گرفتن اثر مدولاسیون طول کانال

در این بخش نیز با استفاده از مقادیر جدول 1، پاسخ پله مدل حوزه فاز شکل 4 که اثر مدولاسیون طول کانال در آن در نظر گرفته شده است، مطابق شکل 6 شبیه‌سازی گردیده و با نتایج محاسبه‌شده از (24) تا (28) مقایسه شده که در جدول 3 آمده است. با مقایسه مقادیر نتایج
جدول 3 مشاهده می‏شود که زمان نشست محاسبه‌شده منطبق بر نتایج شبیه‌سازی سیمولینک بوده که در آنها جریان پمپ بار وابسته به ولتاژ

111

شکل 6: منحنی پاسخ پله فاز خروجی با در نظر گرفتن طول کانال (با استفاده از مدل حوزه فاز)، a: ولتاژ کنترل و b: ولتاژ خروجی.

شکل 7: پیاده‌سازی ساختار یک PLL با در نظر گرفتن اثر مدولاسیون طول کانال.

[1] این مقاله در تاریخ 16 آبان ماه 1400 دریافت و در تاریخ 17 اردیبهشت 1401 بازنگری شد.

هادی ده‌بوید (نویسنده مسئول)، دانشکده مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: hadi.dehbovid@gmail.com).

حبیب‌الله آدرنگ، دانشکده مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: habibadrang@gmail.com).

حمیدرضا ربیعی، دانشکده مکاترونیک، گروه مهندسی برق، واحد کرج، دانشگاه آزاد اسلامی، البرز، ایران، (email: hr.rabiee@iau.ac.ir).

شکل 8: شکل موج‌های ورودی و خروجی PLL در لحظه اعمال پله فاز.

جدول 4: مقایسه نتایج تحلیل و شبیه‌سازی.

شرایط متفاوت
زمان قفل محاسبه‌شده به ازای ثابت (روش‌های موجود و شرایط یکسان)	005/1
زمان قفل تحلیل‌شده با متغیر (تحلیل ارائه‌شده)	885/0
پیاده‌سازی ساختاری PLL و به دست آوردن زمان قفل با شبیه‌سازی به ازای متغیر	855/0

درین-سورس می‏باشد، در حالی که میزان بالازدگی از دقت کافی برخوردار نیست. بنابراین نتایج نشان می‏دهند که اثر مدولاسیون طول کانال در عملکرد زمان قفل PLL مؤثر است.

5-3 پیاده‌سازی ساختار PLL در حوزه زمان

همچنین برای ارزیابی بیشتر درستی نتایج به دست آمده، ساختار یک PLL در حوزه زمان به صورت شکل 7 پیاده‌سازی شده که بر اساس آن، جریان تزریقی به پمپ بار با توجه به (1)، وابسته به ولتاژ کنترل است و مقادیر پارامترهای حلقه نیز مطابق با مقادیر جدول 1 می‌باشند. هدف، آن است که به این PLL در لحظه قفل، اختلاف فازی در ورودی اعمال شود که مشابه پاسخ پله است و سپس مدت زمانی که طول می‏کشد تا حلقه به قفل برسد، مشاهده شود. برای ارزیابی عملکرد، به ورودی، سیگنال مربعی با فرکانس 1 گیگاهرتز اعمال شده است.

برای شبیه‌سازی زمان قفل، در شرایط اولیه زمان قفل PLL، اختلاف فازی بین شکل موج‌های ورودی و خروجی اعمال گردیده که در شکل 8 نشان داده شده است. این اختلاف فاز در زمان اولیه میکروثانیه اعمال شده و میزان آن برابر است با

(31)

انتظار می‏رود در پایان فرایند قفل حلقه، این اختلاف فاز به صفر برسد. نتایج حاصل از شبیه‌سازی در زمان نهایی قفل به صورت شکل 9 است. با توجه به این که لحظه اولیه اعمال اختلاف فاز در زمان 3 میکروثانیه بوده و در زمان 85/3 میکروثانیه، لبه‌های دو شکل موج ورودی و خروجی روی هم قرار گرفته‌اند، بنابراین زمان نشست حلقه حدود 85/0 میکروثانیه است که برابر همان زمان محاسبه‌شده بر اساس روابط ریاضی ارائه‌شده می‏باشد که نتایج آن در جدول 3 نیز آمده است. حال با توجه به نتایج به دست آمده از تحلیل و شبیه‌سازی PLL با جریان پمپ بار متغیر، برای مقایسه‌ بین این نتایج با PLLی که جریان پمپ بار آن ثابت در نظر گرفته می‏شود، جدول 4 ارائه شده که نشان‌دهنده کارایی تحلیل پیشنهادی است.

همان طور که مشاهده می‏شود، بدون در نظر گرفتن اثر مدولاسیون طول کانال، زمان نشست به دست آمده PLL که بیانگر زمان قفل آن

1111

شکل 9: شکل موج‌های ورودی و خروجی PLL در لحظه قفل پله فاز.

شکل 10: تغییرات زمان نشست نسبت به مقاومت حلقه.

است، حدود 11% خطا دارد در حالی که نتایج شبیه‌سازی نشان می‏دهد که زمان نشست به اثر مدولاسیون طول کانال وابسته است و روابط تحلیلی ارائه‌شده دقت محاسباتی را افزایش می‏دهند.

5-4 بررسی اثر تغییرات مقاومت و جریان حلقه

با بررسی و مقایسه نتایج تحلیلی و شبیه‌سازی در مورد CPPLL مشاهده شد که اثر مدولاسیون طول کانال که ناشی از ولتاژ درین- سورس ترانزیستور ماسفت می‏باشد، به عنوان یک عامل غیر خطی مؤثر در حلقه‏های قفل فاز باید در نظر گرفته شود. در ادامه با در نظر گرفتن اثر مدولاسیون طول کانال در حلقه قفل فاز پمپ بار به بررسی اثر تغییرات مقاومت و جریان حلقه بر زمان نشست CPPLL پرداخته می‏شود تا دقت روابط ارائه‌شده مورد ارزیابی قرار گیرد.

5-4-1 بررسی اثر تغییرات

به منظور تعیین منحنی تغییرات زمان نشست CPPLL بر حسب مقاومت حلقه، مقدار مقاومت در بازه 1 کیلواهم تا 5 کیلواهم با گام‌های 5/0 کیلواهم تغییر داده شده و مقدار زمان نشست در هر یک از این مقادیر به دست آمده است. به عنوان مثال، زمان نشست به ازای مقادیر جدول 1 که در آن مقدار مقاومت 5/2 کیلواهم در نظر گرفته شده برابر 885/0 میکروثانیه می‏باشد. همچنین از (29) زمان نشست به ازای سایر مقادیر مقاومت حلقه در این بازه به دست آمده است. سپس با اتصال نقاط به دست آمده، منحنی تغییرات زمان نشست بر حسب مقاومت حلقه به

شکل 11: تغییرات زمان نشست نسبت به جریان حلقه.

صورت شکل 10 حاصل شده است. همچنین برای تصدیق تحلیل‌های ارائه‌شده، نتایج شبیه‌سازی سیمولینک نیز به ازای مقادیر جدول 1 و تغییر مقاومت حلقه در همین بازه بررسی شده است.

همان طور که مشاهده می‏گردد با افزایش مقدار مقاومت حلقه، زمان نشست کاهش می‏یابد و نتایج شبیه‌سازی منطبق بر نتایج محاسباتی ارائه‌شده می‏باشد.

5-4-2 بررسی اثر تغییرات

پس از بررسی اثر تغییرات مقاومت حلقه بر زمان نشست، به منظور ارزیابی بیشتر روابط ارائه‌شده، منحنی تغییرات زمان نشست CPPLL بر حسب جریان پمپ بار نیز بررسی شده است. با ثابت نگه داشتن تمام پارامترهای حلقه مطابق با جدول 1 و تنها تغییر جریان پمپ بار در
بازه 100 میکروآمپر تا 500 میکروآمپر با گام‌های 50 میکروآمپر، مقدار زمان نشست در هر یک از این مقادیر به دست آمده است. به عنوان مثال مقدار زمان نشست به ازای مقادیر جدول 1 که در آن مقدار جریان 200 میکروآمپر در نظر گرفته شده است، برابر 885/0 میکروثانیه می‏باشد. همچنین مقدار زمان نشست نیز به ازای سایر مقادیر جریان حلقه در این بازه تعیین شده است. در انتها با اتصال نقاط تعیین‌شده، منحنی تغییرات
به صورت شکل 11 دست آمده است. همچنین برای تصدیق تحلیل‌های ارائه‌شده، نتایج شبیه‌سازی سیمولینک نیز به ازای مقادیر جدول 1 و تغییر جریان حلقه در همین بازه بررسی شده است.

همان طور که مشاهده می‏گردد با افزایش مقدار جریان حلقه، زمان

جدول 5: زمان نشست به ازای مقادیر متفاوت پارامترهای حلقه.

,,									طرح الف
5	5/4	4	5/3	3	5/2	2	5/1	1
442/0	492/0	553/0	632/0	738/0	885/0	1/1	47/1	21/2
, ,									طرح ب
500	450	400	350	300	250	200	150	100
354/0	393/0	442/0	506/0	59/0	708/0	885/0	21/1	9/1

نشست کاهش می‏یابد و نتایج شبیه‌سازی منطبق بر نتایج محاسباتی می‏باشد. در جدول 5، زمان نشست به دست آمده از (29) به ازای مقادیر متفاوت پارامترهای حلقه به دست آمده است. نتایج نشان می‏دهند که به ازای افزایش پارامترهای حلقه، زمان نشست کاهش می‌یابد.

6- نتیجه‌گیری

در این مقاله با در نظر گرفتن اثر مدولاسیون طول کانال، روابط جدیدی برای محاسبه رفتار گذرای PLL تعیین شده است. مهم‌ترین مزیت تحلیل ارائه‌شده این است که وابستگی جریان پمپ بار به ولتاژ درین- سورس ماسفت‌های موجود در پمپ بار در نظر گرفته شده و در نتیجه، مقادیر زمان نشست و میزان بالازدگی به واقعیت نزدیک‌تر هستند.

با توجه به نتایج شبیه‌سازی و محاسبه‌شده، زمان قفل در PLL با جریان متغیر پمپ بار، متفاوت با زمان قفل در PLL با جریان پمپ بار ثابت می‌باشد و بنابراین در نظر گرفتن اثر مدولاسیون طول کانال در جریان پمپ بار ضرورت می‌یابد. همچنین اثر تغییرات پارامترهای حلقه نیز بر زمان نشست بررسی شد که نتایج، نشان‌دهنده وابستگی زمان نشست به این پارامترها است. مزیت روش بیان‌شده آن است که به طراح کمک می‏کند تا با روشی کارامد به طراحی بپردازد.

مراجع

[1] K. Woo, Y. Liu, E. Nam, and D. Ham, "Fast-lock hybrid PLL combining fractional-N and integer modes of differing bandwidths," IEEE J. of Solid-State Circuits, vol. 43, no. 2, pp. 379-389, Feb. 2008.

[2] M. H. Perrot, Analogue Frequency Synthesizers, Short Course on Phase-Locked Loops, IEEE Circuits and Systems Society, San Diego, CA, USA, 2009.

[3] P. K. Hanumolu, M. Brownlee, K. Mayaram, and U. K. Moon, "Analysis of charge-pump phase-lock loops," IEEE Trans. on Circuits and Systems, vol. 51, no. 9, pp. 1665-1674, Sept. 2004.

[4] T. D. Loveless, et al., "A generalized linear model for single event transient propagation in phase-locked loops," IEEE Trans. on Nuclear Science, vol. 57, no. 5, pp. 2933-2947, Oct. 2010.

[5] H. Adrang and H. M. Naimi, "A novel method for analysis and design of third-order charge pump PLL," in Proc. IEEE European Conf. on Circuit Theory and Design, ECCTD’09, pp. 591-594, Antalya, Turkey, 23-27 Aug. 2009.

[6] L. A. H. Monterio, D. N. Favaretto Filho, and J. R. C. Piqueira, "Bifurcation analysis for third-order phased-locked loops," IEEE Signal Processing Letters, vol. 1, no. 5, pp. 494-496, May 2004.

[7] H. Dehbovid, H. Adarang, and M. B. Tavakoli, "Nonlinear analysis of VCO jitter generation using volterra series," The International J. for Computation and Mathematics in Electrical and Electronic Engineering, vol. 37, no. 2, pp. 755-771, Mar. 2018.

[8] A. Carlosena, M. Ugarte, and A. J. Lopez-Martin, "Loop filter approximation for PLLs," in Proc. 51st Midwest Symp. on Circuits and Systems, pp. 21-24, Knoxville, TN, USA, 10-13 Aug. 2008.

[9] A. Carlosena and A. M. Lazaro, "A novel design method for phased-locked loops of any order and type," in Proc. 49th IEEE Int. Midwest Symp. on Circuits and Systems, vol. 2, pp. 569-573, San Juan, PR, USA, 6-9 Aug. 2006.

[10] Y. F. Kuo, R. M. Weng, and C. Y. Liu, "A fast locking PLL with phase error detector," in Proc. IEEE Conf. on Electron Devices and Solid-State Circuits, pp. 423-426, Hong Kong, China, 19-21 Dec. 2005.

[11] S. Liu and Y. Shi, "Fast locking and high accurate current matching phase-locked loop," in Proc. IEEE Asia Pacific Conf. on Circuits and Systems, pp. 1136-1139, Macao, China, 30 Nov.-3 Dec. 2008.

[12] M. Mansuri and C. K. Ken Yang, "A low-power adaptive bandwidth PLL and clock buffer with supply-noise compensation," IEEE J. of Solid-State Circuits, vol. 38, no. 11, pp. 1804-1812, Nov. 2003.

[13] W. H. Chiu, Y. H. Huang, and T. H. Lin, "A dynamic phase error compensation technique for fast-locking phase-locked loops," IEEE J. of Solid-State Circuits, vol. 45, no. 6, pp. 1137-1149, Jun. 2010.

[14] V. S. Sadeghi and H. Miar-Naimi, "A new fast locking charge pump PLL: analysis and design," Analog Integrated Circuits and Signal Processing, vol. 74, pp. 569-575, Jan. 2013.

[15] V. S. Sadeghi and H. Miar-Naimi, "A new frequency comparator for using in fast charge pump PLLs," in Poc. 21st Iranian Conf. on Electrical Engineering, ICEE’13, 3 pp., Mashhad, Iran, 14-16 May 2013.

[16] ها. دهبوید، ح. آدرنگ و م. ب. توکلی، "تحلیل غیر خطی جیتر انتقالی در حلقه قفل فاز پمپ بار با استفاده از بسط سری ولترا،" نشریه مهندسی برق و مهندسی كامپیوتر ایران، الف- مهندسی برق، سال 16، شماره 2-الف، تابستان 1397.

[17] K. Zhu, V. Saxena, X. Wu, and S. Balagopal, "Design analysis of a 12.5 GHz PLL in 130 nm SiGe BiCMOS process," in Poc. IEEE Workshop on Microelectrnics and Electron Device, 4 pp., Boise, ID, USA, 20-20 Mar. 2015.

هادی دهبوید در سال 1385 مدرك كارشناسي مهندسي برق خود را از دانشگاه صتعتي سجاد و در سال 1389 مدرك كارشناسي ارشد مهندسي برق خود را از دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران دريافت نمود. پس از آن در سال 1391 به دوره دكتراي مهندسي برق در دانشگاه آزاد اسلامی واحد اراک وارد گرديد و در سال 1396 موفق به اخذ درجه دكترا در مهندسي برق اکترونیک از دانشگاه مذكور گرديد. همچنین از سال 1388 در دانشكده مهندسي برق دانشگاه آزاد اسلامی واحد نور مشغول به فعاليت گرديد و اينك نيز عضو هيأت علمي اين دانشكده مي‎باشد. زمينه‎هاي علمي مورد علاقه نامبرده متنوع بوده و شامل موضوعاتي مانند طراحی فیلترهای مجتمع، طراحی مدارهای آنالوگ و دیجیتال، تحلیل مدارهای غیرخطی می باشد. او نویسنده مسئول مقاله است.

حبیب‌الله آدرنگ در سال 1359 در تهران متولد شده است. او مدرک کارشناسی مهندسی برق الکترونیک خود را در سال 1382 از دانشگاه صنعتی اصفهان اخذ نموده و توانسته در سال 1384 در دانشگاه فردوسی مشهد مقطع کارشناسی ارشد خویش را به پایان برساند. او مدرک دکتری خود را از دانشگاه مازندران در رشته مهندسی برق و در سال 1391 دریافت نموده است. ایشان هماکنون دانشیار دانشکده فنی و مهندسی دانشگاه آزاد اسلامی واحد نور می‌باشد. زمینه‌های تحقیقاتی مورد علاقه ایشان عبارتند از: طراحی فیلترهای مجتمع، طراحی مدارهای آنالوگ و دیجیتال، تحلیل مدارهای غیرخطی در حوزه میکروالکترونیک RF.

حمیدرضا ربیعی در سال 1385 مدرك كارشناسي مهندسي برق خود را از دانشگاه صنعتی سجاد و در سال 1388 مدرك كارشناسي ارشد مهندسي برق خود را از دانشگاه صنعتی مالک اشتر دريافت نمود. همچنین ایشان در سال 1395 موفق به اخذ مدرک دکتری خود در رشته مهندسی برق گردید. وی از سال 1390 در دانشکده مکاترونیک دانشگاه آزاد اسلامی واحد کرج مشغول به فعالیت گردید و اینک نیز عضو هیأت علمی این دانشکده است. زمینه های علمی مورد علاقه نامبرده متنوع بوده و شامل موضوعاتی مانند ایدههای نو در پردازش تصویر، بینایی ماشین، یادگیری ماشین، مخابرات بیسیم و مخابرات سیار میباشد.

Share To

Article Url

Analysis of SettlingTime in Charge Pump Phase-Locked loops regarding Non-ideal Effect

Rimag

Links

Related Centers

Technical Support

Official pages