Manuscript ID : 14000304273588 Visit : 5282 Page: 279 - 286

Article Type: Original Research

Analysis of Slew Rate and Settling Time in Two Stage CMOS Operational Amplifiers with Cascode Compensation

Subject Areas : electrical and computer engineering

hannane Gholamntaj ¹ , habib Adarang ² , seyed saleh Mohseni ³ , seyed saleh Ghoreishi ⁴

1 -
2 -
3 -
4 -

Received: 2020-10-20 Accepted : 2021-11-26 Published : 2022-02-08

Keywords: Settling time, slew rate, slewing, cascode compensation, operational amplifier, step response,

Abstract :

Slew rate and settling time are the important parameters in opamps with feedback. In this paper, the slew rate and settling time of the fully differential two stages folded cascade architecture amplifier with cascade compensation is analyzed. An important characteristic of the proposed analytical model is that the behavior of the transistors is examined in detail after applying the step in the input, and it is shown that the settling time as well as slew rate would depend on the size of the input step. The performed analysis can be beneficial for design and manual calculations in integrated circuits. Moreover, circuit level simulation is used to validate the analytical results with particular emphasis on slew rate and settling time. Simulations results show excellent conformance between the analytical equations and the simulation results.

References:

[1] F. Wang and R. Harjani, "An improved model for the slewing behavior of opamps," IEEE Trans. on Circuits and Systems II, vol. 42, no. 10, pp. 679-681, Oct. 1995.
[2] M. Yavari, N. Maghari, and O. Shoaei, "An accurate analysis of slew rate for two-stage CMOS opamps," IEEE Trans. on Circuits and Systems II, vol. 52, no. 3, pp. 164-167, Mar. 2005.
[3] H. Rezaee-Dehsorkh, N. Ravanshad, R. Lotfi, and K. Mafinezhad, "Modified model for settling behavior of operational amplifiers in nanoscale CMOS," IEEE Trans. on Circuits and Systems II, vol. 56, no. 5, pp. 384-388, May 2009.
[4] D. G. Nairn, "Cascode loads and amplifier settling behavior," IEEE Trans. on Circuits and Systems I, vol. 59, no. 1, pp. 44-51, May/Jan. 2012.
[5] Z. Yan, P. Mak, M. Law, R. Martins, and F. Maloberti, "Nested-current-mirror rail-to-rail-output single-stage amplifier with enhancements of DC gain, GBW and slew rate," IEEE J. of Solid State Circuits, vol. 50, no. 10, pp. 2353-2366, Oct. 2015.
[6] S. Seth and B. Murmann, "Settling time and noise optimization of a three-stage operational transconductance amplifier," IEEE Trans. on Circuits and Systems I, vol. 60, no. 5, pp. 1168-1174, May 2013.
[7] G. Giustolisi and G. Palumbo, "Three-stage dynamic-biased CMOS amplifier with a robust optimization of the settling time," IEEE Trans. on Circuits and Systems I, vol. 62, no. 11, pp. 2641-2651, Nov. 2015.
[8] G. Giustolisi and G. Palumbo, "Design of three-stage OTA based on settling-time requirements including large and small signal behavior," IEEE Trans. on Circuits and Systems I, vol. 68, no. 3, pp. 998-1011, Mar. 2021.
[9] M. Liu, D. Li, and Z. Zhu, "A dual-supply two-stage CMOS op-amp for high-speed pipeline ADCs application," IEEE Trans. on Circuits and Systems II, vol. 67, no. 4, pp. 650-654, Apr. 2020.
[10] A. Paul, J. Ramirez-Angulo, A. J. Lopez-Martin, R. G. Carvajal, and J. M. Rocha-Perez, "Pseudo-three-stage miller op-amp with enhanced small-signal and large-signal performance," IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 27, no. 10, pp. 2246-2259, Oct. 2019.
[11] C. Chanapromma and J. Mahattanakul, "Improved design procedure for two-stage CMOS op-amp employing current buffer," in Proc. IEEE 17th Int. Conf. on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology, pp. 384-387, Phuket, Thailand, 24-27 Jun. 2020.
[12] A. Gupta and S. Singh, "Design of two stage CMOS op-amp with high slew rate and high gain in 180 nm," in Proc. IEEE 2nd Int. Conf. on I-SMAC, pp. 341-345, Palladam, India, 30-31 Aug.. 2018.
[13] C. Chanapromma and J. Mahattanakul, "Redesign procedure for two-stage CMOS op-amp with least error of frequency response and phase margin," in Proc. IEEE 17th Int. Conf. on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology, pp. 717-720, Phuket, Thailand, 24-27 Jun. 2020.
[14] R. Lotfi, M. Taherzadeh-Sani, M. Yaser Azizi, and O. Shoaei, "Low-power design techniques for low-voltage fast-settling operational amplifiers in switched-capacitor applications," Integration, vol. 36, no. 4, pp. 175-189, Nov. 2003.
[15] T. C. Carusone, D. A. Johns, and K. W. Martin, Analog Integrated Circuit Design, 2nd Edition, John Wiley & Sons Inc., 2012.

Full-Text:

معرفي يک روش جديد خوشه‌يابي خودکار

مقاله پژوهشی

محاسبه زمان نشست و SR تقویت‌کننده‌های عملیاتی
دوطبقه CMOS با جبران‌سازی کسکود

حنانه غلام‌نتاج، حبیب‌اله آدرنگ، سید صالح محسنی و سید صالح قریشی

چكیده: زمان نشست و نرخ چرخش، یکی از پارامترهای مهم در آپ‌امپ‌های فیدبک‌دار است. در این مقاله زمان نشست و نرخ چرخش در تقویت‌کننده دوطبقه تمام تفاضلی CMOS با جبران‌سازی کسکود مورد تحلیل قرار می‌گیرد. ویژگی تحلیل ارائه‌شده آن است که رفتار ترانزیستورها پس از اعمال پله در ورودی به طور دقیق‌تر مورد بررسی قرار می‌گیرد و نشان داده می‌شود که زمان نشست و همچنین نرخ چرخش به اندازه پله ورودی وابستگی دارد. تحلیل انجام‌شده می‌تواند برای طراحی و محاسبات دستی در مدارهای مجتمع مفید واقع شود. همچنین جهت بررسی اعتبار و دقت تحلیل ارائه‌شده، شبیه‌سازی‌های مختلفی انجام شده که تطابق عالی بین مدل تحلیلی ارائه‌شده و نتایج شبیه‌سازی را نشان می‌دهد.

کلیدواژه: زمان نشست، نرخ چرخش، اسلویینگ، جبران‌سازی کسکود، تقویت‌کننده عملیاتی و پاسخ پله.

1- مقدمه

امروزه با کوچک‌شدن ابعاد ترانزیستور و همچنین ولتاژ تغذیه، طراحی یک تقویت‌کننده عملیاتی با سرعت بالا و توان کم، یکی از چالش‌های مهم پیش روی طراحان مدارهای مجتمع در مدارهای سوئیچ- خازنی است. بنابراین نیاز است برخی از پارامترهای آپ‌امپ مانند زمان نشست و نرخ چرخش (SR) به درستی مدل شود.

تغییرات ولتاژ خروجی آپ‌امپ فیدبک‌دار به ازای اعمال ولتاژ پله در ورودی به دو بخش تقسیم می‌شود: رفتار نشست خطی و رفتار نشست غیر خطی که آن را اسلویینگ می‌نامند. در طی زمان نشست خطی، فیدبک آپ‌امپ برقرار است و می‌توان از تحلیل سیگنال کوچک در حوزه s استفاده نمود. اما رفتار اسلویینگ زمانی اتفاق می‌افتد که یکی از سیگنال‌های ورودی خیلی بزرگ‌تر از دیگری شود. این سبب می‌شود در طول فرایند اسلویینگ، یکی از ترانزیستورهای ورودی قطع باشد که در نتیجه آن فیدبک اعمال‌شده به آپ‌امپ نیز قطع می‌باشد. در طول زمان اسلویینگ، آپ‌امپ همانند یک سیستم غیر خطی عمل می‌کند و رفتار آن به گونه‌ای است که سیگنال خروجی، سیگنال ورودی را دنبال کند. بنابراین تحلیل سیگنال کوچک در حوزه s نمی‌تواند استفاده شود.

پژوهش‌های مختلفی به موضوع زمان‌ نشست یک آپ‌امپ می‌پردازند. برخی از این پژوهش‌ها به مدل‌سازی رفتار زمان نشست و برخی دیگر به دنبال بهبود رفتار نشست در آپ‌امپ‌ها هستند. تحلیل SR در حوزه زمان برای یک تقویت‌کننده دوطبقه با جبران‌سازی میلر در [1] انجام شده است، اما تحلیل ارائه‌شده به ازای مقادیر خاصی از جریان‌های بایاس طبقه اول و دوم اعتبار دارد [2]. در [2] تلاش گردیده که مشکل تحلیل ارائه‌شده در [1] برطرف شود، هرچند تحلیلی جهت پیش‌بینی رفتار زمان نشست آپ‌امپ دوطبقه با جبران‌سازی کسکود ارائه نشده است. همچنین [3] روشی جهت بررسی زمان نشست ارائه می‌دهد و رفتار نشست خطی و غیر خطی را مورد بررسی قرار می‌دهد. در [4] تا [7] به طراحی تقویت‌کننده عملیاتی با بهینه‌سازی زمان نشست پرداخته شده است، هرچند تحلیل‌های ارائه‌شده برای آپ‌امپ با جبران‌سازی کسکود نمی‌باشد. در [8] طراحی تقویت‌کننده هدایت انتقالی سه‌طبقه با برآورده‌نمودن زمان نشست انجام شده است، در حالی که نوع جبران‌سازی استفاده‌شده، جبران‌سازی میلر است. مرجع [9] به طراحی یک آپ‌امپ یک‌طبقه برای کاربرد در ADC می‌پردازد. مرجع [10] با ارائه تکنیک مداری، زمان نشست را در یک تقویت‌کننده سه‌طبقه بهبود می‌دهد اما از جبران‌سازی میلر استفاده نموده است. مراجع [11] و [12] به بهبود طراحی یک تقویت‌کننده دوطبقه می‌پردازند، اما محاسبات سیگنال کوچک در نظر گرفته شده است. در [13] طراحی آپ‌امپ دوطبقه با هدف بهبود پاسخ فرکانسی صورت‌ گرفته است اما طراحی به ازای جبران‌سازی میلر و همچنین تحلیل سیگنال کوچک انجام شده است.

نکته مهم آن است که در بیشتر این پژوهش‌ها، تحلیل بر اساس فرض‌های ایده‌آلی صورت گرفته که در مدارهای عملی چندان منطقی به نظر نمی‌رسد و این سبب می‌شود تحلیل‌های انجام‌شده از دقت کافی برخوردار نباشند. به خصوص آن که رفتار اسلویینگ به اندازه پله ورودی وابسته است که نشان‌دهنده رفتار غیر خطی آپ‌امپ است و در پژوهش‌های پیشین کمتر به آن توجه شده است. این مقاله یک مدل ریاضی را برای پیش‌بینی پاسخ پله آپ‌امپ دوطبقه با جبران‌سازی کسکود ارائه می‌دهد. در تحلیل ارائه‌شده رفتار نشست غیر خطی در نظر گرفته شده است. بررسی زمان نشست با بررسی دقیق‌تر رفتار ترانزیستورها پس از اعمال پله در ورودی مورد بررسی قرار می‌گیرد و نشان داده می‌شود که زمان نشست و همچنین نرخ چرخش به اندازه پله ورودی وابستگی دارد. ویژگی مهم تحلیل ارائه‌شده آن است که رفتار گذرای ترانزیستورها مورد بررسی قرار می‌گیرد و به همین جهت منجر به نتایجی با دقت مناسب

[1] این مقاله در تاریخ 29 مهر ماه 1399 دریافت و در تاریخ 5 آذر ماه 1400 بازنگری شد.

حنانه غلام‌نتاج، گروه مهندسي برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: hannane.nataj@gmail.com).

حبیب‌اله آدرنگ (نویسنده مسئول)، گروه مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: habibadrang@gmail.com).

سید صالح محسنی، گروه مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: s_saleh_mohseni@yahoo.com).

سید صالح قریشی، گروه مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: salehghoreyshi@gmail.com).

شکل 1: آپ‌امپ دوطبقه تمام‌تفاضلی.

شکل 2: اعمال فیدبک به آپ‌امپ.

می‌شود. در روش پیشنهادی ارائه‌شده، تقویت‌کننده دوطبقه فولدد کسکود تمام‌تفاضلی مورد تحلیل قرار گرفته است. هرچند روش ارائه‌شده می‌تواند در سایر توپولوژی‌های آپ‌امپ مورد استفاده قرار گیرد. تحلیل انجام‌شده می‌تواند برای طراحان مدارهای مجتمع مفید واقع شود.

این مقاله بدین صورت سازماندهی گردیده که در بخش دوم، ساختار تقویت‌کننده دوطبقه که در طبقه اول آن از تقویت‌کننده فولدد کسکود استفاده شده است مورد بررسی قرار می‌گیرد تا عملکرد این تقویت‌کننده و فیدبک اعمال‌شده به آن به ازای پله‌های مختلف در ورودی درک شود. در بخش سوم، پاسخ پله هر یک از خروجی‌های آپ‌امپ مورد تحلیل قرار می‌گیرد تا بتوان از آنها در مدل‌سازی ریاضی استفاده نمود. در ادامه
در بخش چهارم پاسخ پله خروجی تفاضلی مدل‌سازی می‌شود. جهت ارزیابی درستی تحلیل‌های انجام‌شده و بررسی قابلیت روش پیشنهادی، شبیه‌سازی با نرم‌افزار ADS و در تکنولوژی µm 18/0 در بخش پنجم انجام شده و نهایتاً مقاله در بخش ششم نتیجه‌گیری می‌شود.

2- معرفی ساختار تقویت‌‌کننده‌ دوطبقه

تقویت‌کننده دوطبقه با جبران‌سازی کسکود در شکل 1 نشان داده شده است. در جبران‌سازی میلر، خازن جبران‌ساز بین خروجی طبقه اول و خروجی طبقه دوم قرار می‌گیرد. مهم‌ترین معایب این نوع جبران‌سازی، کاهش سرعت به دلیل خازن جبران‌ساز نسبتاً بزرگ و از طرفی کاهش پهنای باند است و همچنین برای حذف اثر صفر سمت راست از مقاومت سری با خازن جبران‌ساز استفاده می‌شود. اما در جبران‌سازی کسکود، خازن جبران‌ساز بین سورس ترانزیستور کسکود (گره X یا Y) و خروجی طبقه دوم قرار می‌گیرد. در این نوع از جبران‌سازی، صفر سمت راست آن

شکل 3: زمان نشست خطی و غیر خطی در پاسخ پله آپ‌امپ.

خیلی بزرگ است و بنابراین به مقاومت سری با خازن نیاز ندارد. همچنین قطب دوم آن بزرگ‌تر از قطب دوم در جبران‌سازی میلر است و بنابراین پهنای باند و در نتیجه سرعت بیشتری دارد. مقدار خازن در جبران‌سازی کسکود، کوچک‌تر از مقدار خازنی است که در جبران‌سازی میلر استفاده می‌‌شود و بنابراین می‌توان به SR و یا سرعت بیشتری دست یافت.
روابط جریان ماسفت در نواحی کاری اشباع و تریود که جهت تحلیل
رفتار ترانزیستور استفاده می‌شود، به ترتیب در (1) و (2) آمده است که می‌باشد

(1)

(2)

جهت اعمال فیدبک، تقویت‌کننده نشان داده شده در شکل 1 در ساختاری مشابه شکل 2 قرار می‌گیرد.

با در نظر گرفتن ضریب فیدبک ، تابع تبدیل حلقه بسته عبارت است از [14]

(3)

همان طور که از تابع انتقال حلقه بسته (3) نیز مشاهده می‌شود، آپ‌امپ نشان داده شده در شکل 1، دارای سه قطب در گره‌های ، و دیگری در گره با امپدانس پایین می‌باشد.

رفتار آپ‌امپ فیدبک‌دار به ازای پله ورودی شامل دو بخش رفتار نشست خطی و رفتار نشست غیر خطی است که در شکل 3 نشان داده شده و مورد بررسی قرار می‌گیرد.

شکل 4: وضعیت سیگنال‌های ورودی و ترانزیستور در مرز روشن و خاموش.

رفتار اسلویینگ (سیگنال بزرگ) زمانی اتفاق می‌افتد که یکی از سیگنال‌های ورودی خیلی بزرگ‌تر از دیگری شود و معادل با آن است که در طول فرایند اسلویینگ، یکی از ترانزیستورهای ورودی قطع گردد. این رفتار تا زمانی که ترانزیستور قطع‌شده در آستانه روشن‌شدن قرار گیرد و به عبارت دیگر فیدبک وصل شود، ادامه دارد. مدت زمانی که طول می‌کشد فیدبک وصل شود را زمان نشست سیگنال بزرگ می‌گویند و به اندازه پله ورودی بستگی دارد. به همین جهت است که بیان می‌شود در مدت زمان اسلویینگ، آپ‌امپ رفتار غیر خطی دارد. پس از وصل‌شدن فیدبک، آپ‌امپ وارد فرایند خطی می‌شود و بنابراین رفتار نشست خطی و یا رفتار سیگنال کوچک ، زمانی اتفاق می‌افتد که فیدبک قطع نشود، یعنی اندازه پله ورودی به اندازه‌ای باشد که ترانزیستور ورودی خاموش نشود. اگر اندازه پله ورودی به اندازه‌ای باشد که فیدبک قطع نشود، تنها زمان نشست سیگنال کوچک وجود دارد و است. با توجه به توضیحات داده‌شده، برای تحلیل پاسخ پله دو حالت در نظر گرفته می‌شود. حالت اول، زمانی که فیدبک وصل است و حالت دوم زمانی که فیدبک قطع می‌شود.

2-1 فیدبک وصل است

برای این که ترانزیستور ورودی خاموش نشود و به عبارت دیگر فیدبک قطع نشود، اندازه پله ورودی باید به اندازه‌ای باشد که همواره باشد. به عبارت دیگر زمانی که است، ترانزیستور در مرز روشن و خاموش قرار می‌گیرد و بنابراین باید مقدار اندازه پله ورودی را که فیدبک در مرز قطع‌شدن قرار می‌گیرد محاسبه نمود. شکل 4، وضعیتی را نشان می‌دهد که به ازای پله ورودی تفاضلی برابر ، ترانزیستور در مرز روشن و خاموش قرار می‌گیرد، یعنی است. هدف به دست آوردن می‌باشد و در این حالت می‌توان نوشت

(4)

در شرایط مرزی و است، بنابراین

(5)

که در آن مقدار ولتاژ اعمال‌شده به گیت هر یک از ترانزیستورهای ورودی و همچنین است. با در نظر گرفتن و جایگزینی از (4) در (5)، رابطه درجه دوم (6) به دست می‌آید

(6)

از (6) می‌توان حداقل اندازه پله تفاضلی ورودی که فیدبک در مرز قطع‌شدن قرار می‌گیرد را به دست آورد. با توجه به مباحث بیان‌شده، به ازای ، فیدبک همچنان برقرار است و آپ‌امپ رفتار نشست خطی دارد و برای تحلیل پاسخ پله می‌توان از تابع تبدیل حلقه بسته (4) استفاده نمود که در [14] به آن پرداخته شده است.

2-2 فیدبک قطع است

در صورتی فیدبک قطع خواهد شد که باشد و در این حالت نمی‌توان از تابع تبدیل حلقه بسته (4) استفاده نمود. با توجه به شکل 2 و با فرض

(7)

(8)

بنابراین

(9)

در نتیجه

(10)

رابطه (10) بیان می‌کند زمانی که است، فیدبک قطع خواهد بود و آپ‌امپ رفتار اسلویینگ دارد و به ازای ، آپ‌امپ رفتار نشست خطی دارد تا خروجی به مقدار نهایی خود برسد. در ادامه به تحلیل پاسخ پله در حالتی که سیگنال پله ورودی سبب قطع‌شدن فیدبک گردد، پرداخته می‌شود.

3- تحلیل رفتار خروجی‌های و

در این بخش به تحلیل رفتار خروجی در حالتی که سیگنال پله ورودی سبب قطع‌شدن فیدبک گردد، پرداخته می‌شود. فرض می‌شود تقویت‌کننده شکل 1 در ساختاری مشابه شکل 2 قرار گیرد و به هر یک از ورودی‌های و به ترتیب سیگنال‌های پله‌ای به صورت و اعمال گردد. همان طور که در (7) و (8) نیز مشاهده می‌شود، به ترانزیستور ورودی ، پله منفی و به ترانزیستور ورودی ، پله مثبت اعمال شده است. ورودی پله بزرگ سبب می‌شود که در لحظه ، ترانزیستور به طور کامل خاموش شده و تمام جریان تولیدشده توسط ترانزیستور از عبور نماید.

در اغلب تحلیل‌های انجام‌شده در پژوهش‌های پیشین، مقدار جریان قبل و بعد از اعمال پله ولتاژ، ثابت و یکسان در نظر گرفته شده و این در حالی است که این فرض اشتباه می‌باشد. قبل از اعمال ولتاژ پله، و بعد از اعمال ورودی پله، و است. بنابراین وقتی قرار است جریان ترانزیستور از به تغییر پیدا کند، باید تغییری در ولتاژهای و آن رخ دهد. این سبب تغییر ولتاژ گره و در نتیجه خواهد شد که در نتیجه آن جریان ترانزیستور در ، برابر نخواهد بود. یعنی به علت وابستگی به ، است. به عبارت دیگر قبل و بعد از اعمال پله ورودی، یکسان نخواهد بود. نکته قابل توجه آن است که جریان در به اندازه ولتاژ پله اعمال‌شده در ورودی بستگی دارد، زیرا به اندازه پله ورودی وابسته است. این خود نشان‌دهنده رفتار غیر خطی تقویت‌کننده می‌باشد و نشان می‌دهد که زمان

شکل 5: وضعیت خازن‌های ترانزیستورهای طبقه دوم.

نشست به انداز‌ه‌های مختلف پله ورودی وابسته است. این در حالی است که در تحلیل‌های خطی، زمان نشست به اندازه پله ورودی وابسته نمی‌باشد.

مقدار جریان ترانزیستورهای مختلف و ولتاژ گره‌های خروجی قبل از اعمال ولتاژ پله و در برابر است با

(11)

(12)

(13)

(14)

پس از اعمال پله ورودی و خاموش‌شدن ، ولتاژ گره تغییر خواهد نمود و باید به دست آورده شود. از آنجا که در این شرایط است، بنابراین می‌توان نوشت

(15)

که در آن مقدار ولتاژ اعمال‌شده به گیت هر یک از ترانزیستورهای ورودی است. با جایگزینی و مرتب‌سازی رابطه فوق

(16)

با استفاده از (16) مقدار ولتاژ در به دست می‌آید. در نتیجه آن مقدار جریان به دست خواهد آمد که برای تحلیل در مراحل بعد استفاده خواهد شد

(17)

همان طور که از (17) مشاهده می‌شود، جریان به اندازه پله ورودی بستگی دارد.

3-1 تحلیل

در ، چون جریان افزایش می‌یابد، این سبب افزایش جریان خواهد شد که معادل با افزایش است. در نتیجه کاهش خواهد یافت که سبب کاهش در می‌شود و با کاهش ، نیز کاهش می‌یابد. برای این که جریان ترانزیستور کاهش یابد، ولتاژ در افزایش خواهد یافت که معادل با افزایش است که این منجر به افزایش جریان می‌شود. در این حالت جریان و برابر نیستند و اختلاف آنها از خازن در جهتی که در شکل 1 نشان داده شده عبور می‌کند. تحلیل را با نوشتن KCL در گره‌های و شروع می‌کنیم

(18)

(19)

با ترکیب (18) و (19)

(20)

از طرفی

(21)

بنابراین از (20)

(22)

با فرض ، و ، (23) را خواهیم داشت

(23)

بنابراین

(24)

از رابطه فوق، به دست خواهد آمد که بزرگ‌تر از است. باید توجه داشت در شرایط پایدار، مقدار ولتاژ تقریباً به مقدار اولیه خود در می‌رسد.

نکته مهم آن است که جهش مثبت در ولتاژ در ، از طریق خازن به خروجی منتقل می‌شود که در شکل 5 آمده و مقدار این جهش به مقادیر خازن‌های و خازن گره خروجی بستگی دارد و برابر است با

(25)

که در این رابطه و همچنین است.

همان طور که در شکل 1 مشاهده می‌شود، افزایش در سبب افزایش و در نتیجه افزایش می‌شود. این در حالی‌

شکل 6: پاسخ پله‌های واقعی و تقریبی به صورت مرتبه اول.

است که تقریباً ثابت و برابر است. اختلاف جریان و از خازن عبور می‌کند

(26)

از طرفی است و بنابراین

(27)

3-2 تحلیل

هم‌زمان با اعمال پله منفی به ، پله مثبت به اعمال می‌شود و این ترانزیستور خاموش خواهد شد، یعنی . بنابراین مطابق شکل 1، جریان‌های و تغییر خواهد نمود که علت آن کاهش ولتاژ است. می‌توان نوشت

(28)

با فرض و

(29)

با صرف نظر از و مرتب‌سازی رابطه فوق، رابطه زیر بین و به دست می‌آید

(30)

که در آن

(31)

نکته‌ای که باید توجه داشت آن است که در شرایط معمول و قبل از اعمال پله ورودی، در ناحیه اشباع و نزدیک مرز اشباع و تریود بایاس می‌شود تا حداکثر سوئینگ در خروجی به دست آید. بنابراین با کاهش در ، ترانزیستور وارد ناحیه تریود می‌شود و می‌توان از (2) برای محاسبه جریان استفاده نمود. با نوشتن KCL در گره داریم

(32)

(33)

با ترکیب (32) و (33)

(34)

از طرفی

(35)

با در نظر گرفتن و جایگزینی (30) در (35)، رابطه درجه دوم زیر برای به دست می‌آید

(36)

که در آن

(37)

از (36) مقدار و در نتیجه از (30) به دست خواهد آمد. در اینجا نیز جهش منفی در ولتاژ در ، از طریق خازن به خروجی منتقل می‌شود و مقدار این جهش به مقادیر خازن‌های و خازن گره خروجی بستگی دارد و برابر است با

(38)

که و است. همان طور که در شکل 1 مشاهده می‌شود، در هم‌زمان که افزایش می‌یابد، کاهش خواهد یافت که معادل با کاهش است و سبب کاهش جریان می‌شود. این در حالی‌ است که تقریباً ثابت و برابر است. اختلاف جریان و از خازن عبور می‌کند

(39)

توجه شود با کاهش ممکن است شود که در نتیجه آن خواهد شد و در این وضعیت، جریان از عبور می‌کند، یعنی . پس از محاسبه ، می‌توان نوشت

(40)

4- محاسبه زمان نشست و نرخ چرخش

آپ‌امپ دوطبقه نشان داده شده در شکل 1 به علت داشتن سه قطب، دارای رفتار نوسانی میراشونده است. هدف، محاسبه زمان نشست و SR است و جهت محاسبه این پارامترها می‌توان پاسخ پله را به صورت خروجی یک سیستم مرتبه اول تقریب زد که در شکل 6 نشان داده شده و حداکثر شیب، زمان نشست و مقدار نهایی آن منطبق بر پاسخ پله واقعی

جدول 1: مقادیر پارامترهای مدار و ترانزیستور.

	µA 800	V 6/0
	µA 900	V 8/0
	µA 500	V 18/0
	V 1	V 35/0
	V 5/0	V 3/0
	V 1/0	V 45/0
[15]	2µA/V 270	2µA/V 70
	pF 195/0	pF 11/0
	KΩ 10	Ω 320
[15] (µm/V)	/L 04/0	34

جدول 3: مقادیر پارامترهای رابطه تحلیلی (41).


V 2/0	V 25/0	V 2/0	V 25/0
5/0	61/0	5/0	62/0
4/0	5/0	4/0	5/0
9+10×3/2	9+10×5/2	9+10×4/1	9+10×5/1
ns 55/1	ns 7/1	ns 9/2	ns 7/2
V/µs 665	V/µs 700	V/µs 390	V/µs 420

سیستم است.

پاسخ پله خروجی مرتبه اول را می‌توان به صورت زیر تقریب زد

(41)

که باید مقادیر ، و را به دست آورد. همچنین می‌توان نوشت

(42)

(43)

و همچنین با توجه به (27) و (40)

(44)

از آنجا برابر حداکثر شیب تغییرات خروجی است، بنابراین

(45)

مرحله بعد به دست آوردن ، و است. از (41)

(46)

(47)

از (46) و (47)، است. همچنین مطابق شکل 6

(48)

از طرف دیگر مطابق شکل 7، شیب پاسخ خروجی در برابر می‌باشد و بنابراین

(49)

جدول 2: مقادیر ابعاد ترانزیستورها.


	µm 8/75	µm 18/0
	µm 61	µm 18/0
	µm 7/61	µm 18/0
	µm 8/15	µm 18/0
	µm 1/69	µm 18/0
	µm 6/82	µm 18/0
	µm 8/10	µm 2/0
	µm 6/82	µm 2/0

از (48) می‌توان دریافت

(50)

با جایگزینی (50) در (49)

(51)

5- نتایج شبیه‌سازی

در این بخش، جهت ارزیابی درستی تحلیل‌های انجام‌شده، تقویت‌کننده دوطبقه نشان داده شده در شکل 1 مورد تحلیل و شبیه‌سازی قرار گرفته که مطابق شکل 2 ضریب فیدبک واحد به آن اعمال شده است. جهت شبیه‌سازی از نرم‌افزار ADS و در تکنولوژی µm 18/0 استفاده شده است. مقادیر جریان‌ و ولتاژ‌های بایاس مدار و همچنین پارامترهای مدار و ترانزیستور در جدول 1 آمده ابعاد ترانزیستورها در جدول 2 نشان داده شده است.

به منظور بررسی قابلیت روش تحلیل ارائه‌شده، شبیه‌سازی‌ها به
ازای خازن‌های و با پله ورودی برابر و انجام شده که در شکل‌های 7 و 8 آمده است.

البته باید توجه داشت حداقل اندازه پله ورودی که آپ‌امپ دچار رفتار اسلویینگ گردد از (6) محاسبه می‌شود و برابر است، به همین جهت در نظر گرفته شده است.

در شکل‌های 7 و 8 نتایج شبیه‌سازی و ﺗﺌﻮری رسم شده است. با مقایسه بین نتایج تحلیلی و شبیه‌سازی مشاهده می‌شود که منحنی پاسخ پله مرتبه اول تحلیلی، تقریباً منطبق بر SR و زمان نشست است. در جدول 3 مقادیر پارامترهای (41) و (45) در حالت‌های مختلف نشان داده شده است. همچنین نتایج به دست آمده نشان می‌دهد که مشخصات خروجی به اندازه پله ورودی بستگی دارد. مقادیر جریان و ولتاژ‌ ترانزیستورها در دو حالت تحلیلی و شبیه‌سازی در جدول 4 آمده است. همان طور که مشاهده می‌شود، نتایج به دست آمده از روش تحلیلی پیشنهادی دقت مناسبی دارد.

6- نتیجه‌گیری

در این مقاله تغییرات ولتاژ خروجی آپ‌امپ دوطبقه فیدبک‌دار به ازای اعمال ولتاژ پله در ورودی مورد تحلیل قرار گرفته است. ویژگی مهم مدل تحلیلی ارائه‌شده آن است که رفتار ترانزیستورها پس از اعمال پله در ورودی به طور دقیق‌تر مورد بررسی قرار می‌گیرد و نشان داده می‌شود که زمان نشست و همچنین نرخ چرخش به اندازه پله ورودی وابستگی دارد

(الف)

(ب)

شکل 7: پاسخ پله آپ‌امپ دوطبقه با فیدبک واحد به ازای ، (الف) و (ب) .

(الف)

(ب)

شکل 8: پاسخ پله آپ‌امپ دوطبقه با فیدبک واحد به ازای ، (الف) و (ب) .

جدول 4: مقادیر پارامترهای مدار به ازای ولتاژهای پله مختلف در ورودی.

		(Analysis)			(Simulation)
-	-		V 2/0	V 25/0	V 2/0	V 25/0
	V 93/0		V 85/0	V 8/0	V 79/0	V 74/0
	V 12/0		V 24/0	V 27/0	V 2/0	V 24/0
	V 12/0		V 087/0	V 087/0	V 078/0	V 078/0
	mA 4/0		mA 05/1	mA 1/1	mA 1	mA 09/1
	mA 4/0		0	0	0	0
	mA 9/0		mA 1	mA 1/1	mA 2/1	mA 3/1

که بیان‌کننده رفتار غیر خطی آپ‌امپ است. دقت روش ارائه‌شده با شبیه‌سازی در سطح مدار مورد بررسی قرار گرفته است. با توجه به جداول و شکل‌های موجود، روشن است که نتایج این کار به طراح جهت طراحی در سطح مدار کمک می‌کند.

مراجع

[1] F. Wang and R. Harjani, "An improved model for the slewing behavior of opamps," IEEE Trans. on Circuits and Systems II,
vol. 42, no. 10, pp. 679-681, Oct. 1995.

[2] M. Yavari, N. Maghari, and O. Shoaei, "An accurate analysis of slew rate for two-stage CMOS opamps," IEEE Trans. on Circuits and Systems II, vol. 52, no. 3, pp. 164-167, Mar. 2005.

[3] H. Rezaee-Dehsorkh, N. Ravanshad, R. Lotfi, and K. Mafinezhad, "Modified model for settling behavior of operational amplifiers in nanoscale CMOS," IEEE Trans. on Circuits and Systems II, vol. 56, no. 5, pp. 384-388, May 2009.

[4] D. G. Nairn, "Cascode loads and amplifier settling behavior,"
IEEE Trans. on Circuits and Systems I, vol. 59, no. 1, pp. 44-51, May/Jan. 2012.

[5] Z. Yan, P. Mak, M. Law, R. Martins, and F. Maloberti, "Nested-current-mirror rail-to-rail-output single-stage amplifier with enhancements of DC gain, GBW and slew rate," IEEE J. of Solid State Circuits, vol. 50, no. 10, pp. 2353-2366, Oct. 2015.

[6] S. Seth and B. Murmann, "Settling time and noise optimization of a three-stage operational transconductance amplifier," IEEE Trans. on Circuits and Systems I, vol. 60, no. 5, pp. 1168-1174, May 2013.

[7] G. Giustolisi and G. Palumbo, "Three-stage dynamic-biased CMOS amplifier with a robust optimization of the settling time," IEEE Trans. on Circuits and Systems I, vol. 62, no. 11, pp. 2641-2651, Nov. 2015.

[8] G. Giustolisi and G. Palumbo, "Design of three-stage OTA based
on settling-time requirements including large and small signal behavior," IEEE Trans. on Circuits and Systems I, vol. 68, no. 3, pp. 998-1011, Mar. 2021.

[9] M. Liu, D. Li, and Z. Zhu, "A dual-supply two-stage CMOS op-amp for high-speed pipeline ADCs application," IEEE Trans. on Circuits and Systems II, vol. 67, no. 4, pp. 650-654, Apr. 2020.

[10] A. Paul, J. Ramirez-Angulo, A. J. Lopez-Martin, R. G. Carvajal,
and J. M. Rocha-Perez, "Pseudo-three-stage miller op-amp with enhanced small-signal and large-signal performance," IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 27, no. 10, pp. 2246-2259, Oct. 2019.

[11] C. Chanapromma and J. Mahattanakul, "Improved design procedure for two-stage CMOS op-amp employing current buffer," in Proc. IEEE 17th Int. Conf. on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology, pp. 384-387, Phuket, Thailand, 24-27 Jun. 2020.

[12] A. Gupta and S. Singh, "Design of two stage CMOS op-amp with high slew rate and high gain in 180 nm," in Proc. IEEE 2nd Int. Conf. on I-SMAC, pp. 341-345, Palladam, India, 30-31 Aug.. 2018.

[13] C. Chanapromma and J. Mahattanakul, "Redesign procedure for two-stage CMOS op-amp with least error of frequency response and phase margin," in Proc. IEEE 17th Int. Conf. on Electrical Engineering/Electronics, Computer, Telecommunications and Information Technology, pp. 717-720, Phuket, Thailand, 24-27 Jun. 2020.

[14] R. Lotfi, M. Taherzadeh-Sani, M. Yaser Azizi, and O. Shoaei, "Low-power design techniques for low-voltage fast-settling operational amplifiers in switched-capacitor applications," Integration, vol. 36, no. 4, pp. 175-189, Nov. 2003.

[15] T. C. Carusone, D. A. Johns, and K. W. Martin, Analog Integrated Circuit Design, 2nd Edition, John Wiley & Sons Inc., 2012.

حنانه غلام‌نتاج در سال 1363 در بابلسر متولد شده است. او مدرک کارشناسی ریاضی را از دانشگاه مازندران در سال 1385 دریافت نمود. در سال 1392 مدرک کارشناسی ارشد مهندسی برق- الکترونیک را از دانشگاه آزاد اسلامی واحد نور اخذ نموده است. در سال 1398 موفق به دفاع از رساله دکتری در دانشگاه آزاد اسلامی واحد نور شده است. زمینه‌های تحقیقاتی مورد علاقه ایشان طراحی مدارهای مجتمع آنالوگ و دیجیتال و بخصوص طراحی حلقه قفل فاز و تقویت‌کننده‌های عملیاتی می‌باشد.

حبیباله آدرنگ در سال 1359 در تهران متولد شده است. او مدرک کارشناسی مهندسی برق– الکترونیک خود را در سال 1382 از دانشگاه صنعتی اصفهان اخذ نموده و توانسته در سال 1384 در دانشگاه فردوسی مشهد مقطع کارشناسی ارشد خویش را به پایان برساند. او مدرک دکتری خود را از دانشگاه مازندران در رشته مهندسی برق و در سال 1391 دریافت نموده است. او هماکنون استادیار دانشکده فنی و مهندسی دانشگاه آزاد اسلامی واحد نور می‌باشد. زمینه‌های تحقیقاتی مورد علاقه ایشان عبارتند از: طراحی فیلترهای مجتمع، طراحی مدارهای آنالوگ و دیجیتال، تحلیل مدارهای غیرخطی در حوزه میکروالکترونیک RF.

سید صالح محسنی مدرک کارشناسی مهندسی پزشکی را در سال 1385 از دانشگاه صنعتی سهند تبریز اخذ نموده و توانسته در سال 1387 در دانشگاه صنعتی مالک اشتر تهران مقطع کارشناسی ارشد خویش در رشته مهندسی برق- کنترل را به پایان برساند. او مدرک دکتری خود را از دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران در رشته مهندسی برق- کنترل و در سال 1394دریافت نموده است. او هماکنون استادیار دانشکده فنی و مهندسی دانشگاه آزاد اسلامی واحد نور می‌باشد. زمینه‌های تحقیقاتی مورد علاقه ایشان عبارتند از: کنترل غیرخطی، بهینه‌سازی، شناسایی سیستم و کاهش مرتبه.

سید صالح قریشی مدرک کارشناسی مهندسی برق– الکترونیک را از دانشگاه صنعتی نوشیروانی بابل اخذ نموده و توانسته بهترتیب در سال‌های 1388 و 1392 مقاطع کارشناسی ارشد و دکتری خود را در رشته مهندسی برق- الکترونیک در دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران به پایان برساند. او هماکنون استادیار دانشکده فنی و مهندسی دانشگاه آزاد اسلامی واحد نور می‌باشد. زمینه‌های تحقیقاتی مورد علاقه ایشان عبارتند از: نانوالکترونیک، شبیه‌سازی و مدلسازی عدد ادوات نیمه‌هادی مانند ترانزیستورهای اثرمیدانی نانولوله‌ای کربنی و گرافن.

Share To

Article Url

Analysis of Slew Rate and Settling Time in Two Stage CMOS Operational Amplifiers with Cascode Compensation

Rimag

Links

Related Centers

Technical Support

Official pages