-
دسترسی آزاد مقاله
1 - طراحی پردازنده مبتنی بر FPGA برای الگوریتم‌های رمزنگاری سری SHA-2
ندا صدق اهرابی محمد علی جبرئیل جمالیالگوریتمهای درهم‌ساز ایمن، نوعی از الگوریتم‌های رمزنگاری هستند که اهمیت آن‌ها در جامعه امروزی با بروز کاربردهایی مانند استفاده از ابزارهای دیجیتالی شخصی در راستای حفظ محرمانگی پررنگ‌ترشده‌اند. از طرفی با پیشرفت تکنولوژی، لزوم پیاده‌سازی این الگوریتم‌ها روی بسترهای انعط چکیده کاملالگوریتمهای درهم‌ساز ایمن، نوعی از الگوریتم‌های رمزنگاری هستند که اهمیت آن‌ها در جامعه امروزی با بروز کاربردهایی مانند استفاده از ابزارهای دیجیتالی شخصی در راستای حفظ محرمانگی پررنگ‌ترشده‌اند. از طرفی با پیشرفت تکنولوژی، لزوم پیاده‌سازی این الگوریتم‌ها روی بسترهای انعطاف‌پذیر، می‌تواند چالش‌برانگیز باشد. کاهش مساحت و افزایش سرعت اجرای عملیات، چالش‌های اساسی برای طراحی و پیاده‌سازی این دسته از الگوریتم‌ها هستند. در این مقاله یک معماری جدید برای پردازنده مبتنی بر FPGA برای الگوریتم‌های رمزنگاری سری SHA-2 پیشنهادشده است. در پردازنده پیشنهادی استفاده از واحدهای حافظه و مسیر داده چندپورته و به دنبال آن عملکرد موازی پردازنده باعث کاهش بکارگیری منابع و افزایش سرعت پردازش داده‌ها شده است. معماری پردازنده برای الگوریتم‌های رمزنگاری SHA-2 با زبان VHDL مدل‌سازی شده و پیاده‌سازی آن روی بستر FPGA در سری‌های Virtex توسط نرم‌افزار ISE انجام‌شده است. نتایج پیاده‌سازی نشان می‌دهند که پردازنده متراکم پیشنهادی در مقایسه با کارهای پیشین با اهداف مشابه، توانسته با %25 افزایش فرکانس کاری برای الگوریتم رمزنگاری SHA-256 و اشغال %55 مساحت کمتر برای الگوریتم رمزنگاری SHA-512 حد مطلوبی از توان عملیاتی و کارایی را نیز حفظ نماید. پردازنده پیشنهادی برای کاربردهایی مانند بسترهای سیار مورد اعتماد (TMP)، واحد پول دیجیتال (Bitcoin) و مسیریابی ایمن در شبکه روی تراشه (NoC) مناسب است. پرونده مقاله -
دسترسی آزاد مقاله
2 - Low Complexity Median Filter Hardware for Image Impulsive Noise Reduction
Hossein Zamani HosseinAbadi samavi96 samavi96 Nader KarimiMedian filters are commonly used for removal of the impulse noise from images. De-noising is a preliminary step in online processing of images, thus hardware implementation of median filters is of great interest. Hence, many methods, mostly based on sorting the pixels, چکیده کاملMedian filters are commonly used for removal of the impulse noise from images. De-noising is a preliminary step in online processing of images, thus hardware implementation of median filters is of great interest. Hence, many methods, mostly based on sorting the pixels, have been developed to implement median filters. Utilizing vast amount of hardware resources and not being fast are the two main disadvantages of these methods. In this paper a method for filtering images is proposed to reduce the needed hardware elements. A modular pipelined median filter unit is first modeled and then the designed module is used in a parallel structure. Since the image is applied in rows and in a parallel manner, the amount of necessary hardware elements is reduced in comparison with other hardware implementation methods. Also, image filtering speed has increased. Implementation results show that the proposed method has advantageous speed and efficiency. پرونده مقاله -
دسترسی آزاد مقاله
3 - پیاده‌سازی خودکار مدارهای کوانتومی روی QFPGA با هدف همانندسازی
مصطفی حیدرزاده محمد داناییفردر این مقاله ابتدا به تعریف یک معماری بهینه برای FPGA با استفاده از روش‌های دقیق پرداخته شده و برای نیل به این هدف، جایابی و مسیریابی بهینه با استفاده از برنامه‌ریزی خطی به طور دقیق تعریف شده است. پس از بازتعریف معماری داخل سلول‌های منطقی، مدارهای کوانتومی توسط یک الگور چکیده کاملدر این مقاله ابتدا به تعریف یک معماری بهینه برای FPGA با استفاده از روش‌های دقیق پرداخته شده و برای نیل به این هدف، جایابی و مسیریابی بهینه با استفاده از برنامه‌ریزی خطی به طور دقیق تعریف شده است. پس از بازتعریف معماری داخل سلول‌های منطقی، مدارهای کوانتومی توسط یک الگوریتم مکاشفه‌ای با هدف استفاده حداکثری از منابع داخل سلول‌های منطقی و کاهش تأخیر مسیرهایی که کیوبیت‌ها در مدار طی می‌کنند، افراز می‌شوند. نتایج به دست آمده پس از تعریف معماری FPGA نشان می‌دهد که تأخیر مسیرهای بحرانی در برخي مدارهاي كوانتومي به کمتر از نصف کاهش می‌یابد و تعداد کانال‌های مصرف‌شده برای مسیریابی در معماری جدید تا حد قابل توجهی کاهش یافته است. همچنین نتایج نشان می‌دهد افزایش تعداد ورودی‌های سلول‌های منطقی از 12 کیوبیت به 4 کیوبیت، می‌تواند تعداد کانال‌های مصرفی و تأخیر مدارها را تا حد زیادی کاهش دهد. پرونده مقاله -
دسترسی آزاد مقاله
4 - A High Performance Dual Stage Face Detection Algorithm Implementation using FPGA Chip and DSP Processor
M V Ganeswara Rao P Ravi Kumar T BalajiA dual stage system architecture for face detection based on skin tone detection and Viola and Jones face detection structure is presented in this paper. The proposed architecture able to track down human faces in the image with high accuracy within time constrain. A no چکیده کاملA dual stage system architecture for face detection based on skin tone detection and Viola and Jones face detection structure is presented in this paper. The proposed architecture able to track down human faces in the image with high accuracy within time constrain. A non-linear transformation technique is introduced in the first stage to reduce the false alarms in second stage. Moreover, in the second stage pipe line technique is used to improve overall throughput of the system. The proposed system design is based on Xil inx’s Virtex FPGA chip and Texas Instruments DSP processor. The dual port BRAM memory in FPGA chip and EMIF (External Memory Interface) of DSP processor are used as interface between FPGA and DSP processor. The proposed system exploits advantages of both the computational elements (FPGA and DSP) and the system level pipelining to achieve real time perform ance. The present system implementation focuses on high accurate and high speed face detec tion and this system evaluated using standard BAO image database, which include images with different poses, orientations, occlusions and illumination. The proposed system attained 16.53 FPS frame rate for the input image spatial resolution of 640X480, which is 23.4 times faster detection of faces compared to MATLAB implementation and 12.14 times faster than DSP implementation and 2.1 times faster than FPGA implementation. پرونده مقاله
رایمگ
سامانه رایمگ تمامی فرآیندهای دریافت، ارزیابی و داوری، ویراستاری، صفحه‌آرایی و انتشار الکترونیکی نشریات علمی را به انجام می‌رساند
پیوندهای سایت
مراکز مرتبط
پشتیبانی
صفحات رسمی
حقوق این وب‌سایت متعلق به سامانه مدیریت نشریات رایمگ است.
حق نشر © 1403-1396