کد مقاله : 1401102740818 بازدید : 2004 صفحه: 197 - 204

نوع مقاله: پژوهشی

LSBB مبدل سطح ولتاژ مبتنی بر اریب سازی بدنه

محورهای موضوعی : مهندسی برق و کامپیوتر

رضا درویش خلیل آبادی ¹ , امیر باوفای طوسی ²

1 - دانشكده مهندسي كامپيوتر، دانشگاه سجاد
2 - دانشكده مهندسي كامپيوتر، دانشگاه سجاد

تاریخ دریافت : 1401/10/27 تاریخ پذیرش : 1402/03/08 تاریخ انتشار : 1402/10/05

کلید واژه: مبدل سطح ولتاژ, کارایی بالا, توان مصرفی پایین, اریب‌سازی بدنه و آینه جریان,

چکیده مقاله :

امروزه، طراحان سیستم‌های مدرن دیجیتال و آنالوگ به‌منظور افزایش کارایی سیستم از چندین سطح ولتاژ در یک مدار استفاده می‌کنند. برای تبدیل سطوح ولتاژ در مدارهای با کارایی بالا، استفاده از مدارهای مبدل سطح ولتاژ با سرعت بالا و مصرف کم ضروری است. در این مقاله، یک مدار مبدل سطح ولتاژ با کارایی بالا با نام LSBB ارائه می‌گردد که از سه بخش اریب‌سازی بدنه، مدار آینه جریان و مدار بالاکشنده و پایین‌کشنده تشکیل شده است. ایده اصلی این طراحی، استفاده از مدار اریب‌ساز برای وابسته‌کردن پایه بدنه ترانزیستورهای طبقات ورودی به ولتاژ VDDL است. این وابستگی منجر به تغییرات ولتاژ آستانه و در نتیجه تغییر تأخیر و توان مصرفی در راستای افزایش کارایی مدار می‌گردد. پیاده‌سازی در فناوری 180 نانومتر TSMC و شبیه‌سازی با مقدار VDDL برابر با 4/0 ولت، VDDH معادل 8/1 ولت و فرکانس ورودی 1 مگاهرتز حاکی از عملکرد صحیح و با کارایی بالای مدار پیشنهادی دارد. مقادیر تأخیر 9/21 نانوثانیه، توان مصرفی 129 نانووات و حاصل‌ضرب توان- تأخیر برابر با 2825 نانووات در نانوثانیه، مؤید کارایی بالای مدار پیشنهادی است.

چکیده انگلیسی:

Designers of modern digital and analog systems have been using multiple voltage levels in one circuit to increase performance. To convert voltage levels in high-performance circuits, it is necessary to use voltage level shifter (LS) circuits with high speed and low power consumption. In this article, a high-performance LS circuit called LSBB (Level Shifter based on Body Biasing) is presented. LSBB consists of three parts: body biasing, current mirror circuit, and pull-up and pull-down circuit. The main idea of this design is to use the biasing circuit to depend on the base of the body of the transistors of the input stages to the VDDL voltage. This dependence leads to changes in the threshold voltage and as a result changes in the delay and power consumption to increase the performance of the circuit. Implementation in 180 nm TSMC technology and simulation with VDDL equal to 0.4 V, VDDH equal to 1.8 V and input frequency 1 MHz indicates the correct operation and high-performance of the proposed circuit, the delay values are 21.9 nS, the power consumption is 129 nW and the PDP equal to 2825 nW*nS confirms the high-performance of LSBB.

منابع و مأخذ:

[1] M. Jhamb and R. Mohan, "Ultra low power design of multi-valued logic circuit for binary interfaces," J. of King Saud University Computer and Information Sciences, vol. 34, no. 8, pt. A, pp. 5578-5586, Sept. 2021.
[2] D. B. Fayaz and P. S. Rao, "Power-efficient voltage up level shifter with low power delay product," International J. of Circuit Theory and Applications, vol. 49, no. 7, pp. 2158-2169, Jul. 2021.
[3] N. Minakhi and P. Kati, "Voltage level shifter using modified Wilson current mirror," International J. of Scientific & Eng. Research, vol. 8, no. 6, pp. 1564-1570, Jun. 2017.
[4] A. Chavan and E. MacDonald, "Ultra low voltage level shifters to interface sub and super threshold reconfigurable logic cells," in Proc. IEEE Aerosp. Conf., 6 pp., Big Sky, MT, USA, 1-8 Mar. 2008.
[5] D. Zhao, et al., "A voltage level shifter with fast level translation speed," in Proc. IEEE 5th International Electrical and Energy Conf., CIEEC'22, pp. 1333-1336, Nangjing, China, 27-29 May 2022.
[6] L. Qeye, et al., "A novel floating high-voltage level shifter with pre-storage technique," Sensors, vol. 22, no. 5, Article ID: 1774, 2022.
[7] D. Dwivedi, S. Dwivedi, and E. Potladhurthi, "Voltage up level shifter with improved performance and reduced power," in Proc. 25th IEEE Canadian Conf. on Electrical and Computer Engineering, CCECE'12, 4 pp., Montreal, QC, Canada, 29 Apr.-2 May 2012.
[8] R. Lotfi, M. Saberi, S. R. Hosseini, A. R. Ahmadi-Mehr, and R. B. Staszewski, "Energy-efficient wide-range voltage level shifters reaching 4.2 fJ/transition," IEEE Solid-State Circuits Lett., vol. 1, no. 2, pp. 34-37, Feb. 2018.
[9] S. R. Hosseini, M. Saberi, and R. Lotfi, "A high-speed and power-efficient voltage level shifter for dual-supply applications," IEEE Trans. Very Large Scale Integrated VLSI Syst., vol. 25, no. 3, pp. 1154-1158, Mar. 2017.
[10] S. Lutkemeier and U. Riue, "A subthreshold to above-threshold level shifter comprising a Wilson current mirror," IEEE Trans. Circuits Syst. II Exp. Briefs, vol. 57, no. 9, pp. 721-724, Sept. 2010.
[11] M. Liu, et al., "Fast and wide range voltage conversion in multisupply voltage designs," IEEE Trans. on VLSI Systems, vol. 23, no. 2, pp. 388-391, Feb. 2015.
[12] Y. Osaki, T. Hirose, N. Kuroki, and M. Numa, "A low-power level shifter with logic error correction for extremely low-voltage digital CMOS LSIs," IEEE J. Solid-State Circuits, vol. 47, no. 7, pp. 1776-1783, Jul. 2012.
[13] S. Luo, et al., "A wide-range level shifter using a modified Wilson current mirror hybrid buffer," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 61, no. 6, pp. 1656-1665, May 2014.
[14] N. Rezaei and M. Mirhassani, "An efficient high speed and low power voltage-level shifter," International J. Electron. Commun, vol. 138, Article ID: 153857, Aug 2021.
[15] B. Razavi, Design of Analog CMOS Integrated Circuits, 2nd Ed., New York, NY, USA: McGraw-Hill, 2015.
[16] V. Misra, et al., "Field effect transistors," W. K. Chen, Ed. The Electrical Engineering Handbook, San Diego, CA: Elsevier, Ch. 3, pp. 109-126, 2005.

متن کامل:

معرفي يک روش جديد خوشه‌يابي خودکار

مقاله پژوهشی

LSBB مبدل سطح ولتاژ مبتنی بر اریب‌سازی بدنه

رضا درویش خلیل‌آبادی و امیر باوفای طوسی

چکیده: امروزه، طراحان سیستم‌های مدرن دیجیتال و آنالوگ به‌منظور افزایش کارایی سیستم از چندین سطح ولتاژ در یک مدار استفاده می‌کنند. برای تبدیل سطوح ولتاژ در مدارهای با کارایی بالا، استفاده از مدارهای مبدل سطح ولتاژ با سرعت بالا و مصرف کم ضروری است. در این مقاله، یک مدار مبدل سطح ولتاژ با کارایی بالا با نام LSBB ارائه می‌گردد که از سه بخش اریب‌سازی بدنه، مدار آینه جریان و مدار بالاکشنده و پایین‌کشنده تشکیل شده است. ایده اصلی این طراحی، استفاده از مدار اریب‌ساز برای وابسته‌کردن پایه بدنه ترانزیستورهای طبقات ورودی به ولتاژ VDDL است. این وابستگی منجر به تغییرات ولتاژ آستانه و در نتیجه تغییر تأخیر و توان مصرفی در راستای افزایش کارایی مدار می‌گردد. پیاده‌سازی در فناوری 180 نانومتر TSMC و شبیه‌سازی با مقدار VDDL برابر با 4/0 ولت، VDDH معادل 8/1 ولت و فرکانس ورودی 1 مگاهرتز حاکی از عملکرد صحیح و با کارایی بالای مدار پیشنهادی دارد. مقادیر تأخیر 9/21 نانوثانیه، توان مصرفی 129 نانووات و حاصل‌ضرب توان- تأخیر برابر با 2825 نانووات در نانوثانیه، مؤید کارایی بالای مدار پیشنهادی است.

کلیدواژه: مبدل سطح ولتاژ، کارایی بالا، توان مصرفی پایین، اریب‌سازی بدنه و آینه جریان.

1- مقدمه

در دو دهه اخیر، مدارهای الکترونیکی پیشرفت چشم‌گیری داشته‌اند و به موازات این پیشرفت، تعداد المان‌ها و بلوک‌های به‌کاررفته در آنها نیز بسیار افزایش یافته است. با توجه به این افزایش، هر کدام از این بلوک‌ها دارای شرایط خاص کاری منحصربه‌فرد خود از جمله سطح ولتاژ هستند و از این رو استفاده از سطوح مختلف ولتاژ در یک مدار ساده تبدیل به امری مهم و اجتناب‌ناپذیر گردیده است [1]. در یک مدار، یکی از راه‌حل‌های پیاده‌سازی این سطوح مختلف ولتاژ، استفاده از مبدل‌های سطح ولتاژ ²(VLS) می‌باشد. تا کنون آرایش‌های گوناگونی برای مبدل‌های سطح ولتاژ، طراحی و ارائه گردیده که هر کدام نقاط ضعف و قوت خود را دارند. در بررسی و انتخاب یک مبدل سطح ولتاژ، پارامترهایی نظیر تأخیر، توان، حاصل‌ضرب توان- تأخیر ³(PDP) و ... حائز اهمیت هستند؛ اما مهم‌ترین پارامتر در طراحی یک مبدل سطح ولتاژ، پارامتر تأخیر است؛ زیرا اگر تأخیر در یک مدار توسط مبدل‌های سطح ولتاژ افزایش یابد و با توجه به استفاده متعدد از مبدل‌های سطح ولتاژ در یک مدار و همچنین با درنظرگرفتن آنکه این گونه مدارها نقشی در جریان پردازش سیگنال‌های ورودی ندارند، این افزایش تأخیر ممکن است باعث ایجاد اختلال در فعالیت اصلی مدار گردد و حتی در مواقعی، خروجی اشتباه تولید نماید. امروزه در اکثر مدارهای الکترونیکی از مبدل‌های ولتاژ استفاده می‌گردد و از این رو تحقیق و بررسی در خصوص ارائه طرح‌های نوین و بهبود مبدل‌های سطح ولتاژ، تبدیل به امری مهم شده است [2] تا [7].

یکی از اصلی‌ترین مشکلات در طراحی مبدل‌های سطح ولتاژ مربوط به ایجاد نزاع⁴ بین قسمت بالاکشنده و پایین‌کشنده⁵ در زمان تبدیل ولتاژ از سطح بالا به سطح پایین است. در این زمینه، تحقیقات بسیاری صورت گرفته که منجر به ارائه مدارها و طرح‌های نوینی در این خصوص شده است. پژوهش [8] از آرایش اتصال دیودی⁶ برای کاهش نزاع در زمان مذکور بهره می‌برد. مرجع [9] از مدار آینه جریان⁷ استفاده می‌کند؛ علاوه بر این از یک نوع مدار کمکی جهت افزایش سطح ولتاژ ورودی در زمان تبدیل سطح ولتاژ از بالا به پایین بهره می‌گیرد. تحقیق [10] از یک ترانزیستور نوع P در مسیر آینه جریان برای جلوگیری از اتلاف توان استفاده می‌کند. در [11] برای بهبود تأخیر از ترانزیستورهای ⁸HVT و ⁹LVT استفاده شده که این روش اگرچه نتایج مثبتی نیز دارد ولی قدرت انتخاب طراح را در انتخاب ترانزیستورها محدود می‌کند. مرجع [12] برای کاهش توان، فعالیت مدار را به لحاظ سخت‌افزاری به دو قسمت تقسیم می‌نماید؛ به این صورت که صرفاً بخشی از مدار که در حال پردازش است، روشن و سایر قسمت‌ها خاموش می‌گردد. پژوهش [13] برگرفته از طراحی مدار آینه جریان ویلسون¹⁰ است که با استفاده از آبشاری‌کردن¹¹ دو آینه جریان و همچنین یک گیت NOR، یک مبدل سطح ولتاژ در آن طراحی شده است. برخی محققین علاوه بر استفاده از آرایش اتصال دیودی از آبشاری‌کردن مدار آینه جریان با آرایش زوج‌متقاطع¹² جهت کاهش نشتی جریان و کمترکردن افت نیز استفاده می‌کنند [14].

در این مقاله یک مدار مبدل سطح ولتاژ مبتنی بر اریب‌سازی بدنه¹³ با نام ¹⁴LSBB ارائه می‌گردد. از ویژگی‌های این مدار، بهبود تأخیر و توان مصرفی¹⁵ با استفاده از متغیرنمودن پایه بدنه ورودی و همسان‌سازی مدار با تغییرات است.

شکل 1: مبدل سطح ولتاژ مرسوم [7].

در مدار پیشنهادی، پایه بدنه ترانزیستور نوع P وارونگر¹⁶ واقع در طبقه اول به مدار اریب‌سازی بدنه متصل می‌گردد. متغیرنمودن این پایه به‌وسیله مدار اریب‌سازی بدنه، تأثیر مستقیمی بر روی ولتاژ آستانه ترانزیستور و در نتیجه سرعت و تأخیر مدار خواهد گذاشت. مدار LSBB با استفاده از بازخورد¹⁷ خروجی و همچنین به‌کارگیری مدار آینه جریان مناسب، موجب بهبود تأخیر و توان مصرفی می‌گردد. از طرفی استفاده از آرایش‌های اتصال دیودی در طبقات خروجی باعث بهبود توان مصرفی و کاهش نزاع بین قسمت بالاکشنده و پایین‌کشنده می‌شود.

در بخش دوم مقاله با مروری اجمالی بر روی تحقیقات انجام‌شده در این زمینه، پیش‌زمینه‌ای در خصوص فعالیت‌ها و اقدامات صورت‌گرفته ارائه خواهد شد. در بخش سوم روند طراحی مدار پیشنهادی به‌طور کامل بررسی می‌شود. در بخش چهارم نتایج شبیه‌سازی‌های صورت‌گرفته بر روی این مدار و همچنین مقایسه‌ای دقیق با سایر مراجع مرتبط در این زمینه ارائه می‌گردد. نهایتاً در بخش انتهایی جمع‌بندی و نتیجه‌گیری انجام خواهد شد.

2- مروری بر کارهای گذشته

در حوزه مبدل‌های سطح ولتاژ، پژوهش‌های گوناگونی صورت پذیرفته که یکی از قدیمی‌ترین مدارهای مبدل ولتاژ در شکل 1 نشان داده شده است [7]. در طراحی این مدار از شش عدد ترانزیستور استفاده گردیده
که دو ترانزیستور و با آرایش زوج‌متقاطع به‌عنوان قسمت بالاکشنده و ترانزیستورهای و به‌عنوان قسمت پایین‌کشنده هستند. همان طور که در بخش مقدمه مقاله نیز عنوان گردید یکی از اصلی‌ترین مشکلات مبدل‌های سطح ولتاژ، وجود نزاع بین قسمت پایین‌کشنده و بالاکشنده است. این مدار نیز همانند دیگر مبدل‌های سطح ولتاژ، این مشکل را در زمان تغییر سطح ولتاژ از سطح بالا به پایین دارد که این امر موجب گردیده تا در برخی از زمان‌ها مدار، عملکرد صحیحی
از خود نشان ندهد. به‌عنوان مثال در زمان تغییر وضعیت مدار از سطح ولتاژ بالا به پایین، در ابتدا ترانزیستور روشن گردیده که باعث می‌شود گره خروجی به سمت ولتاژ صفر هدایت شود که این امر متعاقباً منجر به روشن‌شدن ترانزیستور نیز می‌گردد. با روشن‌شدن ترانزیستور بالاکشنده ، گره نیز به سمت سوق پیدا خواهد کرد که نتیجه آن باعث خاموش‌شدن می‌گردد. در این حالت به دلیل کامل خاموش‌نشدن ترانزیستور ، ایجاد جریان نشتی از تا گره خروجی منجر به ایجاد نزاع بین قسمت بالاکشنده و پایین‌کشنده می‌گردد.

هدف در [8]، افزایش بازه ولتاژ اعمالی ورودی به همراه کاهش توان مصرفی است. در این تحقیق، استفاده از یک مدار آینه جریان و جایگذاری آرایش اتصال دیودی در میان قسمت بالاکشنده و پایین‌کشنده باعث گردیده تا نزاع بین مدارهای مذکور کاهش یابد. از طرفی دیگر با کاهش سطح ولتاژ اعمالی به قسمت پایین‌کشنده، توان مصرفی نیز تا حد زیادی بهبود یافته است. آرایش دیگر که در این مدار مورد استفاده قرار گرفته، استفاده از بازخورد خروجی در طراحی آن می‌باشد که این روش نیز تأثیر بسزایی در تصحیح شکل به‌دست‌آمده در خروجی گذاشته است. شبیه‌سازی این تحقیق در فناوری 180 نانومتر، حداقل ولتاژ کاری را به 80 میلی‌ولت کاهش داده است.

در [9] یک مبدل سطح ولتاژ برای تبدیل ولتاژ 4/0 به 8/1 ولت با استفاده از فناوری ۱۸۰ نانومتر ارائه گردیده است که هدف اصلی این پژوهش، همانند اکثر مبدل‌های سطح ولتاژ، کاهش نزاع بین قسمت‌های پایین‌کشنده و بالاکشنده می‌باشد. طرح ارائه‌شده شامل یک مدار اصلی و یک مدار کمکی بوده که مدار اصلی، وظیفه تبدیل ولتاژ از سطح پایین به بالا و یا بالعکس را بر عهده خواهد داشت. مدار کمکی نیز فقط در زمان تبدیل ولتاژ از سطح بالا به پایین، وظیفه افزایش قدرت مدار بالاکشنده و پایین‌کشنده را بر عهده دارد؛ اما در قسمت میانی این مدار از یک مدار آینه جریان ساده برای تزریق جریان به طبقه خروجی استفاده شده که مدار آینه جریان در زمان تبدیل ولتاژ از سطح بالا به پایین منجر به ایجاد جریان نشتی می‌گردد. این جریان به ترانزیستور بالاکشنده تزریق شده و بر روی خروجی تأثیر می‌گذارد و منجر به ایجاد نزاع می‌گردد. از این رو و در راستای کاهش این جریان نشتی، این پژوهش اقدام به تقویت قسمت بالاکشنده و پایین‌کشنده از طریق اعمال سطح ولتاژ بالاتر به گیت ترانزیستورهای قسمت‌های مذکور با استفاده از مدار کمکی طراحی‌شده نموده است. بدین طریق مدار بالاکشنده به سمت خاموشی بیشتر و مدار پایین‌کشنده به سمت روشنی بیشتر سوق پیدا خواهد کرد. این طراحی به لحاظ بهبود پارامتر تأخیر در جایگاه مناسبی در میان مدارهای ارائه‌شده در این زمینه قرار دارد و طبق شبیه‌سازی‌ها و نتایج این پژوهش، مقدار تأخیر حاصل برابر با 30 نانوثانیه گزارش گردیده است.

در [10] نیز که یکی دیگر از مدارهای پایه ارائه‌شده در این زمینه می‌باشد، مبدل سطح ولتاژی با استفاده از فناوری 90 نانومتر جهت محدوده ولتاژ کاری در بازه ولتاژ آستانه یا بالاتر ارائه شده است. این مدار دارای آرایشی بسیار ساده و به لحاظ تعداد ترانزیستور استفاده‌شده تنها با
۵ عدد طراحی گردیده که جزء کم‌هزینه‌ترین مدل‌های مبدل سطح ولتاژ است. همچنین در این طراحی برای کاهش اثر بار در خروجی از دو عدد وارونگر به‌عنوان بافر استفاده شده است. هدف اصلی این مدار، کاهش توان بوده که برای تحقق این امر با جایگذاری یک ترانزیستور نوع P در مسیر مدار آینه جریان و متصل‌کردن گیت آن به گره خروجی، هم‌زمان با شارژ کامل گره خروجی، ترانزیستور نوع P خاموش و مسیر ترانزیستور آینه جریان قطع خواهد شد. نهایتاً این عمل منجر به توقف شارژ گره خروجی می‌شود و به‌طور مشابه نیز با دشارژ گره خروجی، ترانزیستور نوع P موجود در مسیر مدار آینه جریان روشن شده و مسیر مدار آینه جریان تا زمین متصل خواهد شد. اگرچه این مدار با طراحی ساده‌ و تعداد ترانزیستور اندک صورت گرفته است، ولی همچنان نتوانسته نزاع موجود بین قسمت بالاکشنده و پایین‌کشنده را برطرف سازد.

شکل 2: مبدل سطح ولتاژ LSBB.

در [11] یک مبدل سطح ولتاژ با استفاده از ترانزیستورهای با ولتاژ آستانه متفاوت ارائه شده که در آن برای جبران کندی از ترانزیستورهای HVT و در برخی موارد برای افزایش قدرت از ترانزیستورهای LVT استفاده شده است؛ اما آرایش دیگری که در این مدار به چشم می‌خورد، استفاده از ترانزیستورهایی با آرایش اتصال دیودی در قسمت بالاکشنده می‌باشد که منجر به کاهش قدرت مدار بالاکشنده می‌گردد؛ اما نکته قابل توجه دیگر که این مبدل را از سایر مبدل‌های سطح ولتاژ متمایز می‌کند، عدم استفاده از بازخورد منفی خروجی در طراحی خود است. اگرچه این مدار تا حدودی میزان نزاع بین قسمت بالاکشنده و پایین‌کشنده را برطرف می‌کند، اما ایراد اصلی آن استفاده از ترانزیستورهایی با پارامترهای خاص بوده که تا حدودی پیاده‌سازی مدار را دشوار می‌سازد.

در [12] مدار ارائه‌شده به لحاظ عملکرد مدار، دسته‌بندی و تفکیک شده است؛ به‌طوری که صرفاً در زمان لازم، ترانزیستورهایی که باید فعال شوند، روشن و سایر ترانزیستورها خاموش می‌گردد. با این روش میزان توان مصرفی تا حدود زیادی بهبود یافته است. این مدار به لحاظ عملکرد به سه قسمت ¹⁸LLECC، ¹⁹HLECC و Level conversion circuit تقسیم می‌شود. قسمت LLECC در زمان تغییر وضعیت ورودی از سطح ولتاژ بالا به پایین و قسمت HLECC نیز در زمان تغییر ولتاژ از سطح پایین به بالا فعال می‌گردد و نهایتاً قسمت Level conversion circuit شامل قسمت‌های بالاکشنده و پایین‌کشنده است. مزیت دیگر این مدار، عدم نیاز به استفاده از ترانزیستور با ابعاد بزرگ در مدار پایین‌کشنده می‌باشد. نکته دیگر، استفاده از بازخورد در طراحی بوده که منجر به افزایش میزان مقاومت در مقابل نویزهای ناخواسته می‌شود.

در [13] یک مبدل سطح ولتاژ با استفاده از روش ²⁰DVS برای کاهش توان مصرفی ارائه شده است. زمانی که در طراحی مبدل‌های سطح ولتاژ از روش DVS استفاده می‌کنند، در هنگام عملکرد تبدیل ولتاژ به دلیل نزدیکی سطوح سیگنال ورودی و خروجی و همچنین تأثیر دما یا عملیات پردازش خود مدار، در پاسخ نهایی تشکیل‌شده خود در خروجی دارای خطا خواهند بود؛ لذا برای رفع این مشکلات معمولاً از مبدل‌های سطح ولتاژ دوجهته استفاده می‌کنند. این مبدل‌ها معمولاً توان کمتری مصرف کرده و نیاز به پایه اضافی نیز ندارند و هم‌زمان می‌توان از آنها به‌عنوان ورودی و خروجی استفاده کرد. در این پژوهش برای مدار ارائه‌شده از آینه جریان ویلسون استفاده گردیده که بر مبنای آن اصلاحاتی نیز انجام شده است. به‌طور کلی این طراحی برگرفته از طراحی مدار آینه جریان ویلسون و گیت‌های منطقی CMOS بوده که شامل بلوک‌های مقایسه‌کننده، مدار آینه جریان، انتخاب‌کننده و مدار بالانس‌کننده تأخیر است.

در [14] یک مدار با استفاده از فناوری ۱۸۰ نانومتری و در ولتاژ برابر 4/0 ولت و برابر 8/1 ولت ارائه شده است. از مزایای این مدار می‌توان سرعت بالا و توان مصرفی مناسب آن را نام برد. در این مدار با استفاده از آبشاری‌کردن آرایش زوج‌متقاطع با مدار آینه جریان، میزان افت ولتاژ درین- سورس مدار آینه جریان کاهش یافته که این افت ولتاژ نهایتاً منجر به کاهش جریان نشتی ترانزیستور خواهد گردید؛ اما به دلیل عدم قدرت خروجی کافی جهت درایو طبقه بعد توسط آرایش مذکور، از یک وارونگر خروجی نیز برای افزایش قدرت درایو در طراحی استفاده شده است. در قسمت دیگری از مدار با استفاده از یک ترانزیستور نوع N با آرایش اتصال دیودی در مسیر مدار آینه جریان، میزان جریان نشتی و همچنین توان کاهش می‌یابد.

3- طراحی مبدل سطح ولتاژ LSBB

شکل 2 مدار مبدل سطح ولتاژ LSBB است. در ورودی این مدار از یک آرایش ترانزیستوری تقسیم‌کننده ولتاژ متشکل از سه ترانزیستور نوع N با آرایش اتصال دیودی استفاده شده است. به‌وسیله این آرایش، ولتاژ پایه بدنه ترانزیستور نوع P وارونگر ورودی را به ولتاژ متصل می‌نماییم که منجر به همسان‌سازی مدار با تغییرات می‌گردد. در میانه مدار و در طبقه دوم از یک مدار آینه جریان استفاده شده که از دو ترانزیستور نوع P تشکیل گردیده است.

نقطه قوت این طبقه، بهبود توان مصرفی با استفاده از زمان‌بندی مناسب جهت اعمال سیگنال ورودی در زمان مناسب بوده تا صرفاً در مواقع لزوم، مدار آینه جریان فعال گردد. همچنین استفاده از بازخورد خروجی در مدار آینه جریان، منجر به زمان‌بندی مناسب برای فعال‌کردن این بخش می‌گردد. نهایتاً در طبقه خروجی مدار از یک ترانزیستور نوع P جهت قسمت بالاکشنده و همچنین یک ترانزیستور نوع N جهت قسمت پایین‌کشنده استفاده شده است. در کنار این دو ترانزیستور، استفاده از دو ترانزیستور کمکی با آرایش اتصال دیودی منجر گردیده تا میزان نزاع و همچنین توان مصرفی کاهش یابد؛ اما به دلیل تأثیر زیاد تعداد و اندازه این نوع ترانزیستور در پارامترهای اصلی مدار لازم است تا تمام حالت‌های ممکن برای پیداکردن مقدار مناسب این مشخصات بررسی گردد.

3-1 بررسی اندازه ابعاد ترانزیستورهای استفاده‌شده

استفاده از ابعاد مناسب در یک طراحی، تأثیر زیادی در کاهش تأخیر و یا بهبود توان مصرفی دارد. در این مدار با به‌کارگیری یک ترانزیستور کمکی با نام ، میزان قدرت قسمت بالاکشنده افزایش یافته و از این رو برای افزایش سرعت و کاهش تأخیر، اندازه آن را برابر ۶ میکرومتر در نظر گرفته‌ایم. برای ترانزیستورهای استفاده‌شده در مدار تقسیم‌کننده ولتاژ، اندازه آنها را 2 میکرومتر قرار دادیم؛ اما قسمت مهم دیگر، وارونگر واقع در ورودی مدار است که نقش اصلی وابسته‌کردن تغییرات به مدار را ایفا می‌کند. از این رو برای جلوگیری از افزایش تأخیر در ورودی، اندازه ترانزیستور پایین‌کشنده در وارونگر ورودی را 3 برابر ترانزیستور بالاکشنده انتخاب می‌نماییم. در جدول 1 به‌اختصار اندازه ابعاد ترانزیستورهای مورد استفاده در طراحی نشان داده شده است.

جدول 1: اندازه ابعاد ترانزیستورها.

ترانزیستور	W:L (µm)
	18/0 : 6
	18/0 : 1
	18/0 : 3
سایر ترانزیستورها	18/0 : 2

اگر در کنار به‌جای از دو ترانزیستور و با آرایش اتصال دیودی استفاده کنیم با اضافه‌نمودن این دو ترانزیستور، میزان سطح ولتاژ قرارگرفته روی گیت ترانزیستور کاهش می‌یابد. از سویی دیگر قرارگرفتن سه ترانزیستور مذکور به‌صورت سری منجر به کسر سه مرتبه ولتاژ آستانه از میزان سطح ولتاژ گره گیت شده که این امر باعث عدم کارکرد رفتاری صحیح ترانزیستور به‌دلیل سطح ولتاژ پایین اعمال‌شده به گیت آن می‌گردد.

استفاده از مدار آینه جریان با انتخاب اندازه مناسب به همراه اضافه‌کردن ترانزیستورهای و به آن بلوک، باعث شده تا توان مصرفی مدار بهبود یابد؛ بدین صورت که مدار آینه جریان در این مدار با استفاده از ترانزیستورهای مذکور صرفاً در زمان تغییر وضعیت مدار از سطح ولتاژ بالا به پایین فعال و باعث تزریق جریان به طبقه خروجی می‌گردد. در سایر حالات، مدار آینه جریان به‌دلیل کاهش توان مصرفی در وضعیت خاموش قرار خواهد گرفت. اما عامل مهم تأثیرگذار بر روی انتخاب اندازه و
تعداد مناسب ترانزیستورهای با آرایش اتصال دیودی، میزان ولتاژ DC اعمال‌شده بر روی ورودی گیت ترانزیستور است؛ به‌طوری که با کاهش اندازه ترانزیستورهای با آرایش اتصال دیودی، مقدار سطح ولتاژ قرارگرفته روی گیت ترانزیستور کاهش می‌یابد و این کاهش منجر به کاهش توان مصرفی می‌گردد. برای توضیح بیشتر و با درنظرگرفتن رابطه جریان (1) به‌صورت زیر خواهیم داشت [15]

(1)

با توجه به (1) و ثابت فرض‌کردن جریان می‌توان نتیجه گرفت که کاهش عرض ترانزیستور منجر به افزایش ولتاژ آن می‌گردد. پس مقدار ولتاژ قرارگرفته بر روی گیت ترانزیستور با توجه به افزایش ولتاژ ترانزیستور با آرایش اتصال دیودی کاهش می‌یابد. با افزایش تعداد ترانزیستورهای اتصال دیودی از یک به دو، میزان ولتاژ قرارگرفته بر روی گیت ترانزیستور کمتر خواهد شد؛ اما از آنجایی که برای روشن‌شدن ترانزیستور تنها به یک ولتاژ آستانه نیازمند هستیم، کاهش ولتاژ قرارگرفته بر روی گیت ترانزیستور موجب کمتر روشن‌شدن این ترانزیستور و در نتیجه کاهش نزاع بین مدارهای بالاکشنده و پایین‌کشنده و نهایتاً منجر به کاهش مصرف توان می‌گردد.

در ادامه به بررسی دقیق بخش‌های مختلف LSBB می‌پردازیم. LSBB از سه بخش مدار بالاکشنده و پایین‌کشنده، مدار آینه جریان و نهایتاً مهم‌ترین بخش آن یعنی مدار اریب‌سازی بدنه به همراه وارونگر ورودی تشکیل می‌گردد که به تفکیک مورد تحلیل قرار می‌گیرند.

3-2 مدار بالاکشنده و پایین‌کشنده

در مدار LSBB قسمت پایین‌کشنده متشکل از یک ترانزیستور نوع N با نام و قسمت بالاکشنده متشکل از یک ترانزیستور نوع P با نام است. از مشکلات همیشگی اکثر مبدل‌های سطح ولتاژ، داشتن نزاع بین مدار بالاکشنده و پایین‌کشنده می‌باشد. برای حل این موضوع در این قسمت از مدار، از ترانزیستورهایی با آرایش اتصال دیودی استفاده شده که با استفاده از آنها، اختلاف ولتاژی بین قسمت‌های مذکور ایجاد گردیده که منجر به کاهش نزاع بین آنها می‌شود. نکته‌ای که باید در این قسمت مورد توجه قرار داد، حداکثر تعداد ترانزیستورها به‌صورت سری است که با توجه به ترانزیستورهای استفاده‌شده، این تعداد نهایتاً از سه عدد بیشتر نمی‌تواند تجاوز کند. استفاده بیشتر از این تعداد ترانزیستور باعث روشن‌نشدن ترانزیستور و در برخی موارد، ندادن پاسخ خروجی مناسب است؛ زیرا ولتاژ اعمال‌شده به گیت ترانزیستور پایین‌کشنده کمتر از ولتاژ آستانه آن خواهد بود و در نتیجه، این ترانزیستور روشن نخواهد شد. این مشکلات حتی با انتخاب سه عدد ترانزیستور ممکن است ایجاد شود و از این رو در LSBB، تعداد ترانزیستور مناسب قابل استفاده با این آرایش، دو عدد است که با نام‌های و نمایش داده شده‌اند. افزایش تعداد ترانزیستورهای با آرایش اتصال دیودی تا دو عدد باعث کاهش توان مصرفی نیز خواهد شد. علت را می‌توان چنین عنوان کرد که با افزایش تعداد این ترانزیستورها ولتاژ اعمالی به ترانزیستور کاهش یافته که منجر به کاهش توان مصرفی خواهد گردید. اما ترانزیستور دیگری که در طراحی این قسمت مورد استفاده قرار گرفته، ترانزیستور است. به گیت ورودی این ترانزیستور، سیگنال ورودی اصلی مدار اعمال شده که با قرارگرفتن سطح سیگنال ورودی در سطح بالای ولتاژ، این ترانزیستور فعال خواهد شد؛ اما نقش ترانزیستور در این مدار مربوط به زمان تغییر وضعیت مدار از سطح ولتاژ پایین به بالا است که در این وضعیت با روشن‌شدن این ترانزیستور، سطح ولتاژ گیت ترانزیستور به زمین متصل شده و این ترانزیستور به‌طور کامل خاموش می‌گردد. با خاموش‌شدن ترانزیستور ، مدار بالاکشنده بدون هیچ مقاومتی از سوی مدار پایین‌کشنده شروع به بالابردن سطح ولتاژ خروجی خواهد نمود.

3-3 مدار آینه جریان

وظیفه اصلی این قسمت، تزریق جریان لازم به قسمت بالاکشنده و پایین‌کشنده در زمان مناسب است. مدار آینه جریان از دو ترانزیستور و به‌عنوان مدار اصلی و همچنین از دو ترانزیستور و در مسیر جریان مدار آینه جریان به‌عنوان نقش فعال‌کننده مدار آینه جریان تشکیل می‌گردد. نوع و اتصال سیگنال‌های متصل‌شده به ترانزیستورهای و باعث مشخص‌کردن عملکرد آنها می‌گردد. با اتصال گره خروجی به گیت ترانزیستور ، از این ترانزیستور به‌عنوان بازخورد جهت تطابق عملکرد مدار با خروجی استفاده می‌گردد و مدار آینه جریان را در زمان تغییر وضعیت مدار از سطح ولتاژ پایین به بالا فعال می‌سازد؛ اما با اتصال معکوس سیگنال ورودی به گیت ترانزیستور ، مدار آینه جریان در زمانی که ورودی در سطح ولتاژ صفر قرار گیرد، به‌وسیله ترانزیستور مذکور فعال خواهد نمود. کاهش توان علاوه بر موارد ذکرشده، علت دیگری برای به‌کارگیری ترانزیستورهای و در طراحی بوده است؛ به‌طوری که هر گاه مدار نیاز به شارژ ولتاژ گیت ترانزیستور نداشته باشد با خاموش‌کردن این ترانزیستورها مسیر جریان، قطع شده و میزان توان کاهش خواهد یافت.

3-4 مدار اریب‌سازی بدنه به همراه وارونگر ورودی

بخش اریب‌سازی بدنه، مهم‌ترین قسمت مدار LSBB و وظیفه اصلی آن، همسان‌سازی عملکرد مدار با تغییرات است. پیاده‌سازی این قسمت به‌وسیله یک آرایش تقسیم‌کننده ولتاژ با استفاده از سه ترانزیستور

شکل 3: پاسخ خروجی در حالت گذرا در فرکانس MHz 1.

نوع N صورت گرفته و محل آن در طبقه ورودی مدار است. چنان که در شکل 2 دیده می‌شود، آرایش ترانزیستوری مذکور با سه عدد ترانزیستور ، و با حالت اتصال دیودی پیاده‌سازی گردیده که در آن گیت ترانزیستور به متصل شده است. سپس در ادامه، دو ترانزیستور مشابه و به‌صورت سری به سورس ترانزیستور متصل و از ترانزیستور به‌عنوان بار برای تقسیم‌کننده ولتاژ استفاده شده است. در (2) که از طریق اعمال KVL در مسیر به پایه بدنه ترانزیستور به‌دست آمده است داریم

(2)

همان طور که در رابطه بالا مشاهده می‌کنیم ولتاژ پایه بدنه با این روش کاملاً به تغییرات وابسته شده است. از آنجا که دو ترانزیستور و مشابه یکدیگر هستند، (2) به‌صورت (3) خلاصه می‌شود

(3)

از (3) می‌توان این گونه نتیجه گرفت که به‌وسیله این آرایش می‌توان به ازای هر ترانزیستور معادل یک ولتاژ از بالاترین سطح ولتاژ بدنه که همان است، کاست و همچنین تغییرات بر روی پایه بدنه ترانزیستور، تأثیر مستقیم خواهد گذاشت؛ اما با توجه به سطح حداقلی ولتاژ مورد نیاز، خروجی مدار تقسیم‌کننده ولتاژ را از سورس ترانزیستور در نظر گرفته و آن را به پایه بدنه ترانزیستور مدار وارونگر ورودی متصل می‌نماییم. حال در خصوص ارتباط ولتاژ آستانه با ولتاژ پایه بدنه، رابطه ولتاژ آستانه را در (4) بررسی می‌کنیم [16]

(4)

در ترانزیستور نوع P و با توجه به (4)، با مجذور رابطه مستقیم دارد؛ بنابراین با کاهش ولتاژ پایه بدنه، سطح ولتاژ آستانه ترانزیستور کاهش یافته که این کاهش، علاوه بر کاهش توان مصرفی منجر به افزایش سرعت مدار یا به بیان دیگر کاهش تأخیر نیز می‌شود. به بیان دیگر در ترانزیستور از طرفی، ولتاژ بدنه با رابطه مستقیم دارد و با آرایش تقسیم‌کننده ولتاژ می‌توان به‌ازای هر ترانزیستور به اندازه از و لذا از ولتاژ بدنه کاست. از طرف دیگر ولتاژ بدنه با ولتاژ آستانه رابطه مستقیم دارد و در نتیجه می‌توان گفت ولتاژ آستانه با تغییرات رابطه مستقیم دارد؛ یعنی با کاهش ، ولتاژ آستانه و در نتیجه تأخیر و توان مصرفی را کاهش داد و به عبارت دیگر عملکرد مدار با تغییرات همسان است.

3-5 عملکرد LSBB در وضعیت خروجی از سطح بالا به پایین

با اعمال سطح ولتاژ صفر به ورودی مدار و با درنظرگرفتن وضعیت خروجی قبلی مدار که در سطح ولتاژ بالا قرار داشته، ترانزیستورهای و فعال شده و جریان از طریق ترانزیستورهای مدار آینه جریان در مدار جاری می‌گردد که این امر موجب افزایش میزان سطح ولتاژ گیت ترانزیستور شده و گیت این ترانزیستور تا میزان سطح ولتاژ شارژ می‌گردد. ترانزیستور نیز با اعمال سطح ورودی صفر، غیرفعال گردیده و جریان از مسیر ترانزیستورهای و نیز عبور کرده و گیت ترانزیستور را شارژ می‌نماید. با عبور جریان از مسیر ترانزیستورهای با آرایش اتصال دیودی، میزان ولتاژ پس از عبور از هر کدام به میزان یک از سطح ولتاژ گره متصل به گیت کاسته می‌شود و نهایتاً منجر به فعال‌شدن ترانزیستور شده و سطح ولتاژ گره خروجی را به زمین یا همان سطح پایین تبدیل می‌نماید.

3-6 عملکرد LSBB در وضعیت خروجی از سطح پایین به بالا

با اعمال ورودی به مدار و درنظرگرفتن مقدار قبلی گره خروجی که در سطح ولتاژ پایین قرار داشته، ترانزیستورهای و غیرفعال می‌شوند که این امر موجب قطع مسیر جریان در مدار آینه جریان می‌گردد. با درنظرگرفتن مقدار ورودی، ترانزیستور نیز فعال و باعث می‌شود تا گیت به زمین متصل و خاموش گردد. با اتصال گیت ترانزیستور پایین‌کشنده به زمین و ایجاد مسیری بین گیت ترانزیستور تا زمین، سطح ولتاژ گیت ترانزیستور مذکور شروع به دشارژ کرده و باعث روشن‌شدن آن ترانزیستور می‌شود. نهایتاً با روشن‌شدن ترانزیستور بالاکشنده، گره خروجی توسط آن تا سطح شارژ می‌شود.

4- پیاده‌سازی و شبیه‌سازی

مدار LSBB در فناوری 180 نانومتر و با استفاده از کتابخانه TSMC طراحی شده است. فرکانس ورودی 1 مگاهرتز، ولتاژ آن 4/0 ولت و برابر 8/1 ولت در نظر گرفته شده است. تمامی شبیه‌سازی‌ها در نرم‌افزار Cadence و در محیط Virtuoso صورت پذیرفته است. در ادامه این بخش، ابتدا با شبیه‌سازی‌های متعدد، انواع پاسخ خروجی مدار و سپس مدار ارائه‌شده را در زمینه تأخیر، توان در گوشه‌های کاری ترانزیستور و تأثیر دما بر روی آنها و همچنین تحلیل مونت‌کارلو در زمینه تأخیر مورد بررسی قرار خواهیم داد و نهایتاً یک مقایسه کلی بین نتایج شبیه‌سازی به‌دست‌آمده از LSBB با سایر مراجع معتبر در این زمینه ارائه می‌گردد.

4-1 بررسی پاسخ گذرا

برای بررسی پاسخ گذرا، ابتدا در نرم‌افزار Cadence و در حالت گذرا و در بازه 2 میکروثانیه برای ورودی با فرکانس 1 مگاهرتز و معادل 4/0 ولت، برابر با 8/1 ولت در گوشه TT، ورودی سیگنال مربعی به مدار اعمال می‌کنیم که نتایج در شکل 3 گزارش شده است.

یکی از عوامل مهم در معیارسنجی مبدل‌های سطح ولتاژ، کیفیت شکل خروجی آن است. چنانچه در شکل 3 که پاسخ گذرا در خروجی مدار را نشان می‌دهد مشاهده می‌کنید، شکل خروجی حاصل از این شبیه‌سازی در مدار LSBB تقریباً به‌صورت مربعی کامل بوده و از کیفیت مناسبی برخوردار است (به زیربخش 3-4 مراجعه شود)؛ اما پارامتر مهم دیگر که در ادامه آن را مورد بررسی قرار خواهیم داد، تأخیر است. یک مبدل سطح ولتاژ لازم است که تا حد امکان از اعمال تأخیر اضافی به مدار اصلی خودداری نماید. میزان تأخیر برابر 9/21 نانوثانیه می‌باشد. لازم به ذکر است که تأخیر انتشار در این مدار، مبین اختلاف زمانی بین ورودی و خروجی می‌باشد در زمانی که ورودی و خروجی هر دو به 50% از مقدار نهایی خود خواهند رسید.

شکل 4: توان مصرفی.

4-2 بررسی توان

یکی از پارامترهای مهم در طراحی یک مدار از جمله مبدل‌های سطح ولتاژ، میزان توان مصرفی کل آن مدار است که در این تحقیق به‌اختصار آن را توان مصرفی می‌نامیم. در این راستا شبیه‌سازی در خصوص میزان توان مصرفی مدار LSBB انجام گرفته که در شکل 4، نتایج خروجی حاصل از این شبیه‌سازی را مشاهده می‌کنید. از بررسی این شکل می‌توان نتیجه گرفت که بیشترین میزان توان مصرفی مربوط به زمان‌های سوئیچ‌زدن مدار بوده و در سایر زمان‌ها تقریباً میزان توان مصرفی برابر با صفر می‌باشد و این به معنی آن است که میزان توان با توجه به طراحی صورت‌گرفته تقریباً برابر صفر بوده است. مهم‌ترین عامل در به‌دست‌آمدن این نتیجه، اعمال سیگنال‌های مناسب در زمان‌بندی مطلوب با استفاده
از ترانزیستورهایی در مسیر مدار آینه جریان جهت غیرفعال‌نمودن مدار آینه جریان و همچنین استفاده از مدار اریب‌سازی بدنه بوده است. طی شبیه‌سازی صورت‌گرفته، میزان توان مصرفی در یک بازه زمانی 129 نانووات به‌دست آمد.

4-3 بررسی نسبت حضور پالس

یکی از پارامترهای مهم در به‌دست‌آوردن شکل خروجی مربعی، پارامتر نسبت حضور پالس²¹ است. نسبت حضور پالس به نسبت بازه زمانی پالس با مقدار یک به کل زمان دوره تناوب اطلاق می‌گردد. هرچه این عدد به 50% نزدیک‌تر باشد شکل خروجی، مربعی‌تر می‌گردد. در این شبیه‌سازی از این پارامتر به‌عنوان معیاری برای سنجش کیفیت شکل خروجی سیگنال خود استفاده نمودیم.

در شکل 3 نتایج مربوط به پاسخ خروجی شکل موج در حالت گذرا به نمایش درآمده است. با توجه به شبیه‌سازی صورت‌گرفته، نسبت حضور پالس 6/51% بوده و بیانگر آن است که شکل خروجی LSBB تقریباً مربعی بوده و فاصله اندکی تا نتیجه ایده‌آل یعنی 50% دارد.

4-4 بررسی تأثیر دما و VDDL بر روی تأخیر

برای نشان‌دادن تأثیر دما و همچنین به‌طور هم‌زمان تغییرات
بر روی تأخیر، سه شبیه‌سازی صورت گرفته که در شکل 5 نتایج حاصل
از این شبیه‌سازی‌های مدار برای سه دمای 20- ، 27 و 100 درجه سانتی‌گراد و برای چهار گوشه FF، FS، TT و SS نشان داده شده است. از بررسی نتایج به‌دست‌آمده در شکل 5 می‌توان نتیجه گرفت که در هر سه دما، کمترین تأخیر مربوط به گوشه FF می‌باشد. از سویی دیگر در این شکل مشاهده می‌شود که با افزایش میزان ، مقدار تأخیر نیز در هر سه دما کاهش یافته که علت این موضوع را می‌توان افزایش ولتاژ به مدار عنوان نمود؛ بدین صورت که با افزایش این میزان ولتاژ، میزان جریان‌دهی به مدار نیز افزایش یافته که با توجه به رابطه معکوس جریان با تأخیر، این امر منجر به کاهش تأخیر می‌گردد.

میزان تأخیر در حالت TT و در دمای 27 درجه سانتی‌گراد و با معادل 4/0 ولت، برابر 9/21 نانوثانیه است. عامل دیگری که در شکل 5 مشاهده می‌شود تأثیر مثبت افزایش دما بر روی تأخیر است؛ بدین صورت که با افزایش دما میزان تأخیر نیز کاهش می‌یابد.

4-5 بررسی تأثیر دما و VDDL بر روی توان مصرفی

در این قسمت، تأثیر تغییرات دما و را این بار بر روی توان مصرفی مورد بررسی قرار خواهیم داد که برای این منظور را در بازه 4/0 تا 7/0 ولت تغییر داده و این تغییرات را در سه دمای 20- ، 27 و 100 درجه سانتی‌گراد شبیه‌سازی می‌نماییم. نتایج این شبیه‌سازی در شکل 6 آمده است. چنانکه مشاهده می‌کنید توان مصرفی مدار در بازه قابل قبولی می‌باشد؛ به‌طوری که در دمای 27 درجه سانتی‌گراد و گوشه TT مقدار توان حاصل برابر 129 نانووات است. می‌توان نتیجه گرفت که با افزایش ، توان مصرفی مدار افزایش یافته و از طرفی، افزایش دما نیز منجر به افزایش توان تلفاتی و در نتیجه باعث افزایش توان کل مدار گردیده است.

هدف از بررسی میزان تأثیر تغییرات دما و بر روی تأخیر و میزان توان مصرفی، مشاهده میزان تخریب‌پذیری مدار LSBB در مقابل عوامل طبیعی به‌وجودآمده نظیر دما و یا در مقابل نوسانات مدار و همچنین عملکرد مدار با درنظرگرفتن این تغییرات در گوشه‌های کاری ترانزیستور است. در جمع‌بندی این دو قسمت می‌توان چنین نتیجه گرفت که به‌طور کلی با افزایش دما، میزان توان تلفاتی مدار افزایش یافته و همین عامل باعث افزایش میزان توان مصرفی مدار خواهد شد. از طرفی دیگر با افزایش میزان ، میزان جریان تزریقی به مدار افزایش یافته و این عامل، علاوه بر اینکه منجر به افزایش سرعت مدار می‌گردد منجر به کاهش تأخیر نیز شده و به موازات آن، میزان توان مصرفی مدار را نیز افزایش خواهد داد.

4-6 تحلیل مونت‌کارلو

برای بررسی میزان آسیب‌پذیری مدار در پروسه ساخت و همچنین برای صحه‌گذاشتن بر شبیه‌سازی‌های صورت‌گرفته از تحلیل مونت‌کارلو استفاده می‌کنیم. نتایج شبیه‌سازی این تحلیل در شکل 7 گزارش شده که برای تأخیر و با تعداد تکرار 500 بار شبیه‌سازی انجام شد. متوسط زمان تأخیر این شبیه‌سازی برای معادل 4/0 ولت، برابر 8/1 ولت در دمای 27 درجه سانتی‌گراد و گوشه TT برابر با 24 نانوثانیه است. بالاترین نرخ نمونه حاصل در مقدار تأخیر 9/21 نانوثانیه به‌دست آمده که نتیجه شبیه‌سازی هم برابر با همین مقدار حاصل شده است. انحراف معیار به‌دست‌آمده از این تحلیل برابر 8/7 نانوثانیه می‌باشد که این میزان، قابل قبول است و حاکی از مقاومت این طراحی در مقابل آسیب‌های پروسه ساخت دارد.

4-7 مقایسه و تحلیل نتایج

در این قسمت، مدار LSBB را با سایر پژوهش‌های انجام‌شده از جنبه‌های تعداد ترانزیستور، تأخیر، توان مصرفی، حاصل‌ضرب توان- تأخیر، انرژی، نسبت حضور پالس و مساحت اشغالی مقایسه نموده که نتایج آن به‌اختصار در جدول 2 آمده است. پیاده‌سازی و شبیه‌سازی تمام پژوهش‌ها در فناوری 180 نانومتر TSMC و در فرکانس 1 مگاهرتز با برابر

[1] این مقاله در تاریخ 27 دی ماه 1401 دریافت و در تاریخ 5 اردیبهشت ماه 1402 بازنگری شد.

رضا درویش خلیل‌آبادی، دانشكده مهندسي كامپيوتر ، دانشگاه سجاد، مشهد، ایران،
(email: rezadarvish660@gmail.com).

امیر باوفای طوسی (نویسنده مسئول)، دانشكده مهندسي كامپيوتر، دانشگاه سجاد، مشهد، ایران، (email: abavafat@sadjad.ac.ir).

[2] . Voltage Level Shifter

[3] . Power-Delay Product

[4] . Contention

[5] . Pull-up and Pull-down

[6] . Diode-Connected

[7] . Current Mirror

[8] . High Voltage Threshold

[9] . Low Voltage Threshold

[10] . Wilson

[11] . Cascade

[12] . Cross-Coupled

[13] . Body Biasing

[14] . Level Shifter Based on Body Biasing

[15] . Total Power Consumption

[16] . Inverter

[17] . Feedback

[18] . Low Logic Error Correction Circuit

[19] . High Logic Error Correction Circuit

[20] . Dynamic Voltage Scaling

[21] . Duty Cycle

شکل 5: تأثیر تغییرات بر روی تأخیر در دمای 20- ، 27 و 100 درجه سانتی‌گراد.

شکل 6: تأثیر تغییرات بر روی توان مصرفی در دمای 20- ، 27 و 100 درجه سانتی‌گراد.

شکل 7: تحلیل تأخیر مبتنی بر مونت‌کارلو.

جدول 2: نتایج مقایسه LSBB با سایر پژوهش‌ها.

؟؟؟	LSBB	[14]	[8]	[9]	[11]	[13]	[12]	[10]
Transistor Count	14	14	12	16	15	16	16	7
Delay (nS)	9/21	8/22	6/74	25/36	9/66	1/75	46	5/66
Total Power (nW)	129	2208	248	76/87	325	1023	202	6/577
PDP	2825	31560	18500	3181	21743	76827	9292	38410
Energy (fJ/Transition)	127	2200	245	32/84	314	1010	193	573
Duty Cycle	6/51	44/50	12/57	8/52	38/55	26/56	69/52	-
Area	102	100	135	103	-	-	-	-
فناوری nm 180، ، و !!

با 4/0 ولت و معادل 8/1 ولت انجام شده است. مهم‌ترین پارامتر در مقایسه مبدل‌های ولتاژ پارامتر تأخیر است. در خصوص نتایج گزارش‌شده در خصوص این پارامتر، این نکته لازم به ذکر است که با توجه به غالب‌بودن مقدار تأخیر در لبه پایین‌رونده بر لبه بالارونده، صرفاً نتایج مربوط به تأخیر در لبه پایین‌رونده گزارش گردیده است. با توجه به نتایج ارائه‌شده به لحاظ تأخیر، مدار LSBB با توجه به مقادیر شبیه‌سازی‌شده با تأخیر 9/21 نانوثانیه نسبت به سایر مراجع نتیجه بهتری دارد. پس از آن، [14] با تأخیر 8/22 نانوثانیه و [12] با تأخیر 46 نانوثانیه جزء طراحی‌های مناسب به لحاظ تأخیر هستند. پارامتر مهم دیگری که در این مقایسه بررسی شده، حاصل‌ضرب توان- تأخیر است. LSBB با حاصل‌ضرب توان- تأخیر 2825 نانووات در نانوثانیه، بهترین عملکرد را در مقایسه با سایر مراجع دارد. پس از LSBB، [12] با 9292 نانووات در نانوثانیه در رتبه بعدی است. با بررسی نتایج شبیه‌سازی در خصوص توان مصرفی مشاهده می‌گردد که [9] با توان مصرفی 76/87 نانووات در رتبه اول و پس از آن، مدار LSBB با 129 نانووات در جایگاه دوم قرار دارد (توجه شود که تعداد ترانزیستورهای استفاده‌شده در [9] بیش از ترانزیستورهای LSBB است). پارامتر بعدی که در این مقایسه مورد بررسی قرار گرفته، نسبت حضور پالس می‌باشد که در این خصوص مدار LSBB پس از [14] (نسبت حضور پالس 44/50%) با نسبت 6/51% در رده دوم قرار گرفته است. LSBB با مقدار مصرف انرژی 127 فمتوفاراد در هر تراکنش، بهترین عملکرد را پس از [9] با میزان مصرف انرژی 32/84 فمتوفاراد در هر تراکنش دارد. در مدار LSBB و [14] از 14 عدد ترانزیستور استفاده شده که بعد از [8] و [10] از سایر پژوهش‌ها بهتر است. با توجه به نتایج گزارش‌شده در پژوهش‌های گذشته، [14] کمترین مساحت اشغالی و پس از آن LSBB، [9] و [8] کمترین سطح اشغال را دارند.

در بررسی پژوهش‌های گذشته و با توجه به آنکه مهم‌ترین پارامترها در مقایسه مبدل‌های ولتاژ سه پارامتر حاصل‌ضرب توان- تأخیر، تأخیر و توان مصرفی است می‌توان نتیجه گرفت که LSBB بهترین عملکرد را دارد؛ به‌گونه‌ای که با معیارهای تأخیر و حاصل‌ضرب توان- تأخیر در رتبه اول و با معیار مصرف توان مصرفی در جایگاه دوم در بین سایر طراحی‌ها قرار گرفته است.

5- نتیجه‌گیری

در این تحقیق، یک مدار مبدل ولتاژ با کارایی بالا با نام LSBB ارائه شد. این مدار با اعمال تغییراتی در طبقه اول مدار که نقش اصلی در سرعت مدار را ایفا می‌کند، باعث افزایش سرعت مدار می‌گردد. علاوه
بر این، استفاده از مدار اریب‌ساز بدنه منجر به وابسته‌کردن پایه بدنه ترانزیستورهای طبقات ورودی به ولتاژ و در نتیجه کاهش ولتاژ آستانه و تأخیر می‌گردد. از سویی دیگر، استفاده از آرایش‌های اتصال دیودی و انتخاب اندازه مناسب در این مدار، منجر به کاهش نزاع و توان مصرفی شده است. این مدار با آرایش ساده ترانزیستوری جزء یکی از مدارهای با هزینه کم و کارایی بالا مابین انواع مبدل‌های سطح ولتاژ می‌باشد. LSBB در مقایسه با سایر طراحی‌هایی که به لحاظ تعداد ترانزیستور، دارای تعداد بیشتر یا مساوی هستند با بهبود پارامترهای تأخیر، PDP و توان مصرفی نسبت به آنها برتری دارد.

مراجع

[1] M. Jhamb and R. Mohan, "Ultra low power design of multi-valued logic circuit for binary interfaces," J. of King Saud University Computer and Information Sciences, vol. 34, no. 8, pt. A, pp. 5578-5586, Sept. 2021.

[2] D. B. Fayaz and P. S. Rao, "Power-efficient voltage up level shifter with low power delay product," International J. of Circuit Theory and Applications, vol. 49, no. 7, pp. 2158-2169, Jul. 2021.

[3] N. Minakhi and P. Kati, "Voltage level shifter using modified Wilson current mirror," International J. of Scientific & Eng. Research, vol. 8, no. 6, pp. 1564-1570, Jun. 2017.

[4] A. Chavan and E. MacDonald, "Ultra low voltage level shifters to interface sub and super threshold reconfigurable logic cells," in Proc. IEEE Aerosp. Conf., 6 pp., Big Sky, MT, USA, 1-8 Mar. 2008.

[5] D. Zhao, et al., "A voltage level shifter with fast level translation speed," in Proc. IEEE 5th International Electrical and Energy Conf., CIEEC'22, pp. 1333-1336, Nangjing, China, 27-29 May 2022.

[6] L. Qeye, et al., "A novel floating high-voltage level shifter with pre-storage technique," Sensors, vol. 22, no. 5, Article ID: 1774, 2022.

[7] D. Dwivedi, S. Dwivedi, and E. Potladhurthi, "Voltage up level shifter with improved performance and reduced power," in Proc. 25th IEEE Canadian Conf. on Electrical and Computer Engineering, CCECE'12, 4 pp., Montreal, QC, Canada, 29 Apr.-2 May 2012.

[8] R. Lotfi, M. Saberi, S. R. Hosseini, A. R. Ahmadi-Mehr, and R.
B. Staszewski, "Energy-efficient wide-range voltage level shifters reaching 4.2 fJ/transition," IEEE Solid-State Circuits Lett., vol. 1,
no. 2, pp. 34-37, Feb. 2018.

[9] S. R. Hosseini, M. Saberi, and R. Lotfi, "A high-speed and power-efficient voltage level shifter for dual-supply applications," IEEE Trans. Very Large Scale Integrated VLSI Syst., vol. 25, no. 3, pp. 1154-1158, Mar. 2017.

[10] S. Lutkemeier and U. Riue, "A subthreshold to above-threshold level shifter comprising a Wilson current mirror," IEEE Trans. Circuits Syst. II Exp. Briefs, vol. 57, no. 9, pp. 721-724, Sept. 2010.

[11] M. Liu, et al., "Fast and wide range voltage conversion in multisupply voltage designs," IEEE Trans. on VLSI Systems, vol. 23, no. 2, pp. 388-391, Feb. 2015.

[12] Y. Osaki, T. Hirose, N. Kuroki, and M. Numa, "A low-power level shifter with logic error correction for extremely low-voltage digital CMOS LSIs," IEEE J. Solid-State Circuits, vol. 47, no. 7, pp. 1776-1783, Jul. 2012.

[13] S. Luo, et al., "A wide-range level shifter using a modified Wilson current mirror hybrid buffer," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 61, no. 6, pp. 1656-1665, May 2014.

[14] N. Rezaei and M. Mirhassani, "An efficient high speed and low power voltage-level shifter," International J. Electron. Commun,
vol. 138, Article ID: 153857, Aug 2021.

[15] B. Razavi, Design of Analog CMOS Integrated Circuits, 2nd Ed., New York, NY, USA: McGraw-Hill, 2015.

[16] V. Misra, et al., "Field effect transistors," W. K. Chen, Ed. The Electrical Engineering Handbook, San Diego, CA: Elsevier, Ch. 3, pp. 109-126, 2005.

رضا درویش خلیل آبادی در سال 1391 و سال 1400 مدرك كارشناسي و کارشناسی ارشد خود را از دانشگاه سجاد دریافت نمود. نامبرده هماکنون کارشناس شهرداری م
یباشد. زمينه‎هاي علمي مورد علاقه ایشان تحلیل و طراحی مدارهای مجتمع دیجیتال و ریزپردازندههای پیشرفته مي‎باشد.

امیر باوفای طوسی با هدف شکستن مرز دانش‌های عملی و تجربی در مهندسی کامپیوتر به منظور حل مشکلات صنعتی کشور و پرورش دانشجویان با مهارت از سال 1379 همکاری خود را با دانشکده کامپیوتر دانشگاه سجاد آغاز نمود. وی از سال 1401 مدیر گروه دانشکده کامپیوتر دانشگاه سجاد و فارغ التحصیل دکتری مهندسی کامپیوتر از دانشگاه صنعتی امیرکبیر درسال 1399 میباشد. نامبرده با تدریس دروس آزمون المپیاد کامپیوتر همچون معماری کامپیوتر، مدارهای منطقی و سیستمعامل با همکاری سایر اساتید سجاد دانشجویانی پرورش داده است که هر سال در آزمون نهایی المپیاد دانشجوبی رتبههای تک رقمی و کمتر از 50 کشور را کسب میکنند. وی دارای USPatent و مقام دوم پژوهشهای توسعهای در بیستمین جشنواره بینالمللی خوارزمی را دارد. ایشان با عقد قرارداد صنعتی در سال 1390 آزمایشگاه پژوهشی ESRL را تاسیس نمود. زمینههای تحقیقاتی ایشان عبارتند از: سیستمهای توزیعشده و محاسبات ابری، پردازشهای سریع و برنامهنویسی موازی، اینترنت اشیاء، سیستمهای هوشمند، هوش مصنوعی، SDN، FPGA و سنتز دیجیتال.

اشتراک گذاری

آدرس مقاله

LSBB مبدل سطح ولتاژ مبتنی بر اریب سازی بدنه

رایمگ

پیوندهای سایت

مراکز مرتبط

پشتیبانی

صفحات رسمی