یکی از رایج‌ترین روش‌های طراحی آزمون‌پذیر، طراحی به روش روبشی است که باعث افزایش مشاهده‌پذیری و کنترل‌پذیری گره‌های مدار می‌شود. در این مقاله به ارائه سلول روبشی می‌پردازیم که ضمن کاهش تعداد ترانزیستورهای مصرفی، سبب افزایش سرعت عملکرد سلول و کاهش انرژی مصرفی آن می‌گردد. ساختار پیشنهادی اول، بهینه‌شده ساختار سلول روبشی دروازه‌دار کم‌توان است و بر مبنای حذف جریان نشتی در بخشی از مدار در مواقعی که مورد استفاده قرار نمی‌گیرد بنا شده و به واسطه کاهش مقدار خازن پارازیتی خروجی موجب کاهش تأخیر انتشار می‌گردد. در ساختار پیشنهادی دوم که ساختار اصلی است، سلول روبشی پیشنهادی بر مبنای کنترل وارونگر لچ مغلوب در مسیر پایین‌کش طراحی شده که با قطع مسیر جریان در مواقع غیر ضروری، باعث کاهش توان مصرفی استاتیکی می‌گردد. همچنین با کاهش تعداد ترانزیستورهای مصرفی در لچ مغلوب نسبت به ساختارهای مشابه تأخیر مدار بهبود می‌یابد. شبیه‌سازی در تکنولوژی nm 22 CMOS و با استفاده از نرم‌افزار Hspice انجام شده است. نتایج شبیه‌سازی نشان می‌دهد که ساختارهای پیشنهادی در مقایسه با ساختارهای پیشین ضمن کاهش تأخیر، از توان استاتیکی بهتری برخوردار هستند. تفاصيل المقالة