ارائه مدار نوشتن جدید جهت کاهش انرژی و تأخیر عملیات نوشتن در حافظه‌های STT-MRAM با بهره‌گیری از روش دمایی
الموضوعات :امیرمحمد حاجی صادقی 1 , حمیدرضا زرندی 2 , شاهرخ جلیلیان 3
1 - دانشگاه صنعتی امیرکبیر
2 - دانشگاه صنعتی امیرکبیر
3 - پژوهشگاه فضایی ایران
الکلمات المفتاحية: حافظه غیر فرار نوظهور, حافظه STT-MRAM, انرژی عملیات نوشتن, نوسانات فرایند ساخت, خطای نوشتن,
ملخص المقالة :
با پیشرفت تکنولوژی و کوچک‌ترشدن ابعاد ترانزیستورها در تکنولوژی CMOS، چالش‌های متعددی به وجود آمده‌اند. از نگرانی‌های اصلی در بهره‌گیری از حافظه‌های مبتنی بر CMOS، می‌توان توان مصرفی بالا در این نوع حافظه‌ها را برشمرد. از این رو برای مرتفع‌نمودن کمبودهای حافظه‌های فرار مرسوم، حافظه‌های جدید و غیر فراری ارائه شدند. در این میان یکی از تکنولوژی‌های غیر فرار نوظهور، حافظه‌های STT-MRAM هستند که به واسطه ویژگی‌هایی همچون توان نشتی ناچیز، چگالی بالا و زمان دسترسی مناسب به عنوان جایگزینی مؤثر و کارا برای حافظه‌های مرسوم همچون SRAMها در نظر گرفته می‌شوند. ویژگی‌های مثبت STT-MRAMها این امکان را به وجود می‌آورد که بتوان از آنها در سطوح مختلف از سلسله‌مراتب حافظه، علی‌الخصوص سطح حافظه نهان بهره برد. با این حال، حافظه‌های STT-MRAM از انرژی نوشتن بالا رنج می‌برند که در این مقاله با ارائه یک مدار نوشتن جدید با بهره‌گیری از روش دمایی، علاوه بر بهبود انرژی بالای نوشتن در این نوع حافظه، تأخیر نوشتن نیز بهبود داده می‌شود. روش پیشنهادی در مقایسه با روش‌های موجود به بهبودی 5/22 و 62/18 درصدی به ترتیب در انرژی و تأخیر نوشتن دست یافته است.
[1] [1] W. Kang, E. Deng, Z. Wang, شدی W. Zhao, "Spintronic logic-in-memory paradigms and implementations," Applications of Emerging Memory Technology, vol. 63, no. 1, pp. 215-229, Jan. 2020.
[2] F. Schwierz and J. J. Liou, "Status and future prospects of CMOS scaling and Moore's law-a personal perspective," in Proc. IEEE Latin America Electron Devices Conf., LAEDC’20, 4 pp., 25-25 Feb. 2020.
[3] A. M. Monazzah, A. M. Rahmani, A. Miele, and N. Dutt., "CAST: content-aware STT-MRAM cache write management for different levels of approximation," IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, vol. 39, no. 12, pp. 4385-4398, Dec. 2020.
[4] N. G. Orji, "Beyond CMOS," International Roadmap for Devices and Systems (IRDS), [Online]. Available: https://irds.ieee.org/editions/2018.
[5] H. Farkhani, M. Tohidi, A. Peiravi, J.K. Madsen, and F. Moradi, "STT-RAM energy reduction using self-referenced differential write termination technique," IEEE Trans. on Very Large-Scale Integration and Systems, vol. 25, no. 2, pp. 476-487, Feb. 2017.
[6] R. Bishnoi, M. Ebrahimi, F. Oboril, and M. B. Tahoori, "Improving write performance for STT-MRAM," IEEE Trans. on Magnetics, vol. 52, no. 8, pp. 1-11, Aug. 2017.
[7] S. Seyedfaraji, J. Talafy, A. M. Hajisadeghi and H.R. Zarandi, "DUSTER: dual source write termination method for STT-RAM memories," in Proc. 21st. Euromicro Conf. on Digital System Design, pp. 182-189, 29-31 Aug. 2018.
[8] N. Sayed, F. Oboril, A. Shirvanian, R. Bishnoi and M. B. Tahoori, "Exploiting STT-MRAM for approximate computing," in Proc. IEEE 22nd. European Test Symp., 6 pp., Limassol, Cyprus, 22-26 May 2017.
[9] W. Kang, et al., "Reconfigurable codesign of STT-MRAM under process variations in deeply scaled technology," IEEE Trans. on Electron Devices, vol. 62, no. 6, pp. 1769-1777, Jun. 2015.
[10] L. Wu, M. Taouil, S. Rao, E. J . Marinissen, and S. Hamdioui, Survey on STT-MRAM Testing: Failure Mechanisms, Fault Models, and Tests, arXiv, 2001.05463, 2020.
[11] D. Suzuki, M. Natsui, A. Mochizuki, and T. Hanyu, "Cost-efficient self-terminated write driver for spin-transfer-torque RAM and logic," IEEE Trans. on Magnetics, vol. 50, no. 11, pp. 1-4, Nov. 2014.
[12] B. Wu, Y. Cheng, J. Yang; A. Todri-Sanial, and W. Zhao., "Temperature impact analysis and access reliability enhancement for 1T1MTJ STT-RAM," IEEE Trans. on Reliability, vol. 65, no. 4, pp. 1755-1768, Dec. 2015.
[13] W. Kang, Y. Ran, Y. Zhang, and W. Zhao, "Modeling and exploration of the voltage-controlled magnetic anisotropy effect for the next generation low-power and high-speed MRAM applications," IEEE Trans. Transactions on Nanotechnology, vol. 16, no. 3, pp. 387-395, May 2017.
[14] L. Yang, et al., "A body-biasing of readout circuit for STT-RAM with improved thermal reliability," in Proc. IEEE Int. Symp. on Circuits and Systems, pp. 1530-1533, Lisbon, Portugal, 24-27 May 2015.
[15] X. Fong, S. H. Choday, P. Georgios, C. Augustine, and K. Roy, Purdue Nanoelectronics Research Laboratory Magnetic Tunnel Junction Model 1.0.0, 2014, [On-line]. Available: https://nanohub.org.
[16] C. Lin, et al., "45 nm low power CMOS logic compatible embedded STT MRAM utilizing a reverse-connection 1T/1MTJ cell," in Proc. Int. Electron Devices Meeting, 4 pp., Baltimore, MD, USA, 7-9 Dec. 2009.
[17] K. Lee and S. H. Kang, "Design consideration of magnetic tunnel junctions for reliable high-temperature operation of STT-MRAM," IEEE Trans. on Magnetics, vol. 46, no. 6, pp. 1537-1540, Jun. 2010.
[18] Y. Zhang, et al., "Compact modeling of perpendicular-anisotropy CoFeB/MgO magnetic tunnel junctions," IEEE Trans. Electron Devices, vol. 59, no. 3, pp. 819-826, May 2012
. [19] S. Ikeda, S. Fukami, F. Matsukura, and H. Ohno, "Perpendicular-anisotropy CoFeB-MgO magnetic tunnel junctions with a MgO/CoFeB/Ta/CoFeB/MgO recording structure," Appl. Phys. Lett, vol. 101, no. 2, pp. 214-224-???, May 2012.
[20] Predictive Technology Model (PTM), [Accessed: 24-Sept.-2020]. Available: https://www.eas.asu.edu/∼ptm.
[21] J. C. Garcia, A. Juan, and S. Nooshabadi., "Single supply CMOS up level shifter for dual voltage system," in Proc. IEEE Int. Symp. on Circuits and Systems, 4 pp., Baltimore, MD, USA, 28-31 May 2017.
[22] K. N. Shim, J. Hu, and J. Silva-Martinez, "Dual-level adaptive supply voltage system for variation resilience," IEEE Trans. on Very Large-Scale Integration Systems, vol. 21, no. 6, pp. 1041-1052, Jun. 2013.
[23] R. Bishnoi, F. Oboril, M. Ebrahimi, and M.B. Tahoori, "Self-timed read and write operations in STT-MRAM," IEEE Trans. on Very Large-Scale Integration Systems, vol. 24, no. 5, pp. 1783-1793, May 2016.
[24] A. Chintaluri, H. Naeimi, S. Natarajan and A. Raychowdhury, "Analysis of defects and variations in embedded Spin Transfer Torque (STT) MRAM arrays," Journal on Emerging and Selected Topics in Circuits and Systems, vol. 6, no. 3, pp. 319-329, Sept. 2016.
