مقاوم‌سازی انتخابی مشاهده‌پذیر و بهینه مدارهای ترکیبی در برابر خطای نرم
الموضوعات :راهبه نیارکی اصلی 1 , هومن سالمی 2
1 - دانشگاه گیلان
2 - دانشگاه گیلان
الکلمات المفتاحية: خطای نرم مدار ترکیبی مشاهده‌پذیری قابلیت اطمینان بار بحرانی,
ملخص المقالة :
کاهش مقیاس تکنولوژی و کاهش سطوح ولتاژ باعث حساس‌تر شدن گره‌های مدارات مجتمع و رشد فزاینده خطای نرم در آنها شده است. خطای نرم سبب اختلال گذرا در کار مدار می‌گردد و اهمیت آن در مدارهای ترکیبی با افزایش فرکانس کاری بیشتر می‌شود. در این مقاله روشی بهینه برای مقاوم‌سازی مدارات ترکیبی در برابر خطای نرم ارائه شده است. بهینه‌سازی روش پیشنهادی در سه مرحله انجام می‌گیرد. ابتدا با محاسبات مشاهده‌پذيري، اولویت گره‌های مدار از نظر مقاوم‌سازی تعیین می‌گردد. سپس به منظور بهینه‌نمودن پارامتر توان- تأخیر و سطح مصرفی مدار، قابلیت اطمینان مدار اندازه‌گیری می‌شود و با توجه به آن، تعداد گره‌های لازم برای مقاوم‌سازی تعیین می‌گردد. در مرحله بعد، گره‌های انتخابی از مدارهای استاندارد آزمون با سه روش مختلف که شامل افزونگی زمانی، اشمیت تریگر و پسخورد ترانزیستوری می‌باشند مقاوم‌سازی می‌شوند. مقایسه سه روش نشان می‌دهد که مدار مقاوم‌شده با اشمیت تریگر، دارای بیشترین بار بحرانی و کمترین فاکتور توان- تأخیر است. همچنین نتایج شبیه‌سازی تأیید می‌کند که مقاوم‌سازی بهینه حاصل انتخاب مناسب تعداد گره‌های لازم با استفاده از مفهوم مشاهده‌پذیری و محاسبات قابلیت اطمینان همراه با نوع مناسب مقاوم‌سازی گره می‌باشد. اجرای روش پیشنهادی بر روی مدارهای تحت آزمون از 85ISCAS مؤثربودن روش را تأیید می‌کند. همچنین شبیه‌سازی مونت کارلو نشان می‌دهد که روش پیشنهادی در برابر تغییرات فرایند مقاوم است.
[1] P. Mongkolkachit and B. Bhuva, "Design technique for mitigation of alpha-particle-induced single-event transients in combinational logic," IEEE Trans. on Device and Materials Reliability, vol. 3, no. 3, pp. 82-89, Sept.. 2003.
[2] D. B. Limbrick, N. N. Mahatme, W. H. Robinson, and B. L. Bhuva, "Reliability-aware synthesis of combinational logic with minimal performance penalty," IEEE Trans. on Nuclear Science, vol. 60, no. 4, pp. 2776-2781, Aug. 2013.
[3] N. N. Mahatme, et al., "Analysis of soft error rates in combinational and sequential logic and implications of hardening for advanced technologies," in Proc. IEEE Int. Reliability Physics Symp., IRPS'10, pp. 1031-1035, Jun. 2010.
[4] N. George and J. Lach, "Characterization of logical masking and error propagation in combinational circuits and effects on system vulnerability," in Proc. Int. Conf. on Dependable Systems & Networks, pp. 323-334, Jun. 2011.
[5] S. Mitra, et al., "Combinational logic soft error correction," in Proc. IEEE Int. Test Conf., 9 pp., Oct. 2006.
[6] C. Lazzari, G. Wirth, F. L. Kastensmidt, L. Anghel, and R. A. Reis, "Asymmetric transistor sizing targeting radiation-hardened circuts," Springer Electrical Engineering J., vol. 94, no. 1, pp. 11-18, Mar. 2012.
[7] K. Bhattacharya and N. Ranganathan, "RADJAM: a novel approach for reduction of soft errors in logic circuits," in Proc. Int. Conf. on VLSI Design, pp. 453-458, Jan. 2009.
[8] Y. Sasaki, K. Namba, and H. Ito, "Circuit and latch capable of masking soft errors with schmitt trigger," Springer Electronic Testing J., vol. 24, no. 1-3, pp. 11-19, Jun. 2008.
[9] R. Niaraki Asli and S. Taghipour, "MOCA ARM: analog reliability measurement based on Monte Carlo analysis," J. of Electrical and Computer Engineering Innovations, vol. 4, no. 1, pp. 9-14, Autmn 2016.
[10] I. Polian and J. Hayes, "Selective hardening: toward cost-effective error tolerance," IEEE Design Test of Computers, vol. 28, no. 3, pp. 54-63, May-Jun. 2011.
[11] S. N. Pagliarini, L. A. Naviner, and J. F. Naviner, "Selective hardening methodology for combinational logic," Latin American Test Workshop, 6 pp., Quito, Ecuador,Apr. 2012.
[12] W. Sootkaneung and K. K. Saluja, "Soft error reduction through gate input dependent weighted sizing in combinational circuits," in Proc. Int. Symp. on Quality Electronic Design, ISQED'11, pp. 603-610, Mar. 2011.
[13] Z. Navabi, Digital System Test and Testable Design, Springer Science, New York, 2011.
[14] Benchmarksat, http://web.eecs.umich.edu/~jhayes/iscas.restore/benchmark.html
[15] D. T. Franco, M. C. Vasconcelos, L. Naviner, and J. F. Naviner, "Signal probability for reliability evaluation of logic circuits," Microelectronics Reliability, vol. 48, no. 8-9, pp. 1586-1591, Aug.-Sept. 2008.
[16] G. C. Messenger, "Collection of charge on junction nodes from ion tracks," IEEE Trans. on Nuclear Science, vol. 29, no. 6, pp. 2024-2031, Dec. 1982.
