کنترل دما در شبکه‌های روی تراشه سه‌بعدی با استفاده از مهاجرت وظیفه مبتنی بر الگوریتم تبرید تدریجی
الموضوعات :منیره محبی مقدم 1 , سیدحمید میرمحمدی 2 , محمدحسین منشئی 3
1 - دانشگاه صنعتی اصفهان
2 - دانشگاه صنعتی اصفهان
3 - دانشگاه صنعتی اصفهان
الکلمات المفتاحية: الگوریتم تبرید تدریجی شبکه روی تراشه سه‌بعدی مدیریت دما مهاجرت وظیفه,
ملخص المقالة :
ترکیب پشته‌سازی سه‌بعدی و شبکه روی تراشه که با عنوان شبکه روی تراشه سه‌بعدی شناخته می‌شود، مزایای متعددی همانند کاهش تأخیر انتشار، کاهش مساحت تراشه و همچنین افزایش پهنای باند را به همراه دارد. علی‌رغم مزایای متعدد، پشته‌سازی سه‌بعدی سبب افزایش چگالی توان در واحد سطح تراشه و متعاقب آن افزایش دمای تراشه می‌شود که این مسأله چالش‌های جدیدی را ایجاد می‌نماید. افزایش دما، کاهش قابلیت اطمینان و تنزل کارایی را به دنبال خواهد داشت و در نتیجه طراحی الگوریتم‌های مدیریت حرارتی برای این نوع سیستم‌ها امری ضروری به نظر می‌رسد. در این مقاله برای این منظور یک الگوریتم مبتنی بر مهاجرت وظایف ارائه شده است. انتخاب مقصد مهاجرت برای وظایف روی هسته‌های داغ، یک مسأله NP-Complete است که می‌توان آن را با روش‌های ابتکاری حل کرد. برای این منظور در روش پیشنهادی از الگوریتم تبرید تدریجی بهره گرفته‌ایم. در تعیین مقصد مهاجرت، علاوه بر دمای هسته‌ها، سربار ناشی از مهاجرت را نیز لحاظ کرده‌ایم. نتایج ارزیابی حاکی از آن است که این روش می‌تواند تا 28 درصد، دمای بیشینه تراشه را برای محکی با بیشترین تعداد وظایف کاهش دهد، ضمن این که تأثیر آن بر روی کارایی اندک است.
[1] C. Seiculescu, S. Murali, L. Benini, and G Micheli, "3D network on chipztopology synthesis: designing custom topologies for chip stacks," in 3D Integration for NoC-based SoC Architectures, Integrated Circuits and Systems, Springer New York, pp. 193-223, 2011.
[2] D. Jayasimha, B. Zafar, and Y Hoskote, On-Chip Interconnection Networks: Why They Are Different and How to Compare Them, Technical Report, Intel Corp, 2006.
[3] C. H. Chao, K. Y. Jheng, H. Y. Wang, J. C. Wu, and A. Y. Wu, "Traffic- and thermal-aware run-time thermal management scheme for 3D NoC systems," in Proc. 4th ACM/IEEE Int. Symp. on Networks-on-Chip, pp. 223-230, May 2010.
[4] Y. R. Huang, J. H. Pan, and Y. C. Lu, "Thermal-aware router-sharing architecture for 3D network-on-chip designs," in Proc. IEEE Asia Pacific Conf. on Circuits and Systems, pp. 1087-1090, 6-9 Dec. 2010.
[5] H. Wang, Y. Fu, T. Liu, and J. Wang, "Thermal management via task scheduling for 3D NoC based multi-processor," in Proc. Int. SoC Design Conf., ISOCC'10, pp. 440-444, 22-23 Nov. 2010.
[6] Y. Cui, W. Zhang, and H. Yu, "Distributed thermal-aware task scheduling for 3D network-on-chip," in Proc. 30th IEEE Int. Conf. on Computer Design, ICCD'12, pp. 494-495, 30 Sep.-3 Oct. 2012.
[7] C. Addo-Quaye, "Thermal-aware mapping and placement for 3-D NoC designs," in Proc. of the IEEE Int. Conf. on SOC, pp. 25-28, Sep. 2005.
[8] P. Hamedani, S. Hessabi, H. Sarbazi-Azad, and N. Enright Jerger, "Exploration of temperature constraints for thermal aware mapping of 3D networks on chip," International Journal of Adaptive, Resilient and Autonomic Systems, vol. 4, no. 3, pp. 42-60, Jul. 2012.
[9] J. Donald and M. Martonosi, "Techniques for multicore thermal management: classification and new exploration," in Proc. 33rd Int. Symp. on Computer Architecture, ISCA'06, pp. 78-88, Jun. 2006.
[10] F. Galea and R. Sirdey, "A parallel simulated annealing approach for the mapping of large process networks," in Proc. of 26th IEEE Int. Parallel and Distributed Processing Symp. Workshops & PhD Forum, IPDPSW'12, pp. 1787-1792, Shanghai, China, 21-25 May 2012.
[11] Z. Lu, L. Xia, and A. Jantsch, "Cluster-based simulated annealing for mapping cores onto 2D mesh networks on chip," in Proc. 11th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, DDECS'08, 6 pp., Apr. 2008.
[12] N. Hassanpour, S. Hessabi, and P. K. Hamedani, "Temperature control in three-network on chips using task migration," IET Computers & Digital Techniques, vol. 7, no. 6, pp. 274-281, Nov. 2013.
[13] H. Orsila, E. Salminen, and T. D. Hamalainen, "Best practices for simulated annealing in multiprocessor task distribution problems," in Simulated Annealing, Ch. 16, pp. 321-342, 2008.
[14] https://nocs.stanford.edu/cgi-bin/trac.cgi/wiki/Resources/BookSim, Accessed Mar. 2014.
[15] A. Kahng, B. Li, L. Peh, and K. Samadi, "ORION 2.0: a fast and accurate NoC power and area model for early-stage design space exploration," in Proc. Design, Automation & Test in Europe Conf. & Exhibition, DATE'09, pp. 423-428, Apr. 2009.
[16] A. Sharifi and H. Sarbazi-Azad, "Power consumption and performance analysis of 3D NoCs," in Proc. Asia-Pacific Computer Systems Architecture Conf., pp. 209-219, Aug. 2007.
[17] S. Priyadarshi, et al., "Hetero 3D integration: a scheme for optimizing efficiency/cost of chip multiprocessors," in Proc. 14th IEEE Int. Sym. on Quality Electronic Design, ISQED'13, 7 pp., 4-6 Mar. 2013.
